CMOS乘法器版图设计与仿真——第5章-第7章
模拟CMOS集成电路设计(拉扎维)第7章噪声
西电模微拟电C子MO学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计
11
噪声
平均功率
有些随机过程的平 均功率也不可预测
电路中大多数噪声源有固 均方根值（root mean square） 定的平均功率，可以预测 的定义：
平均功率的定义：
+ 1
Pav = lim
+T T
/ /
2 2
x
2(t)dt
18
噪声
相关噪声源和非相关噪声源
比赛前体育场中的
观众交谈，产生非
相关噪声，总噪声 功率低
AIC设计中研究 的噪声源通常
是不相关的，
比赛中，观众齐 因此噪声功率
声呐喊，产生相 可直接叠加
关噪声，总噪声
功率高
+ 1 +T / 2
Pav = Pav1 + Pav 2 + lim t T
T / 2 2 x1 (t ) x2 (t )dt
ZL
+1
1 ZL = RD
1 + ( g m + g mb )rO ( g m + g mb )rO g m + g mb
sC D
输出阻抗
R out
= {[ 1 + ( g
m + g mb ) ro ] R S
1 sC S
+ ro } || ( R D
西电模微拟电C子MO学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计 噪声
西电模微拟电CM子O学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计
22
噪声
RC电路的输出噪声
计算RC电路的输出噪声谱和总噪声功率
CMOS版图
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。
一种CMOS四象限模拟乘法器的设计
一种CMOS四象限模拟乘法器的设计
张正璠
【期刊名称】《微电子学》
【年(卷),期】1993(23)4
【摘要】本文提出了一种CMOS四象限模拟乘法器。
这种乘法器基于MOS晶体管的电流-电压平方关系,采用线性MOS跨导器、悬浮电压发生器和线性MOS电阻完成乘法运算。
这种乘法器具有单端输出电压和较好的温度特性。
文章比较详细地介绍了电路特点和工作原理,分析了电路的温度性能,并给出了SPICEⅡ的模拟结果。
【总页数】7页(P7-12)
【关键词】CMOS;模拟乘法器;硅栅p阱工艺
【作者】张正璠
【作者单位】电子工业部第24研究所
【正文语种】中文
【中图分类】TN432
【相关文献】
1.一种高性能的CMOS四象限模拟乘法器 [J], 孙立平;刘阳
2.一种CMOS四象限模拟乘法器电路结构 [J], 赵玉山
3.一种结构简单的低压CMOS四象限模拟乘法器 [J], 管慧
4.一种基于亚阈值区特性的CMOS四象限模拟乘法器 [J], 管慧;汤玉生
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清华大学《数字集成电路设计》周润德 第7章 数据通路 乘法器
第二节乘法器（一）乘法器的应用与实现：（1）应用：1. 硬件乘法器可大大提高运算速度，超过软件实现2. 数字信号处理（DSP）相关（Correlation）、滤波（Filtering）卷积（Convolution）、频率（Frequency）3. 与其它运算电路集成，组成功能很强的协处理器（2）实现：1. 求部分积2. 移位3. 相加（3）分类：1. 并行：a）组合阵列b）脉动阵列c ）波茨编码d ）Wallace Tree e ）流水线式2. 串行3. 串并行（4）选择乘法器的原则：1. 速度2. 数据处理量（Throughput ）3. 精度4. 面积（二）组合阵列乘法器（Array Multiplier ）（1）基本原理：称为“部分积”位（点积），共有个，由与门产生。
2)(1010ji j m i n j i y x P +−=−=∑∑=y x j i mn（2）RCA 阵列乘法器结构：RCA 阵列乘法器结构：对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）n n ×n)2(−n n n 2n m ×nnm mn −−mn（3）设计原则：乘法器存在许多延时几乎相同的关键路径，因此重点放在Adder上，使加法器的Sum和Carry的传输时间相同！传输门实现全加器：“求和”与“进位”时间相同CSA阵列乘法器的实现五种类型单元电路，其中Cell 2、Cell 4、Cell 5 含全加器（FA）Cell 1Cell 2Cell 3Cell 4Cell 5最后求和有可用CPA 故总共有即=n2.结构实现（n=4）（四）改进的波茨编码乘法器（1）原理（基4 波茨编码乘法器）：1. 阵列乘法器的缺点：加法阵列大，运算次数多, 运行速度慢2. 解决关键：减少加法阵列减少部分积的数目每次乘数中取k 位（例如k ＝2）与被乘数相“与”产生部分积（即波茨编码乘数）。
CMOS集成电路制造工艺及版图设计
叠放metal1层:
叠放metal2层:
●侧视图显示叠放顺序 ●绝缘层将两金属层分隔开
每层的图形由顶视图表 示，SiO2是透明玻璃
7.2 互连线电阻和电容
互连线电阻和电容使传播延时增加 互连线电阻会消耗功率 互连线电容会偶合进额外的噪声，影响电 路可靠性
不同金属材料电阻率
连线的寄生电容（与衬底或连线之间）
5、氮化硅SiN4淀积
• 用于表面覆盖，对大多数物质原 子有阻挡作用，防污染。 • 介电常数较大：7 0 • 绝缘，可用于在电气上隔离相邻 场效应管。 • 同SiO2一样，能被化学漂洗掉。
6、化学机械抛光CMP
7、刻蚀
• 先将掩模(mask)图案转移到涂上光刻胶的硅片上。 • mask 或 reticle：玻璃上覆盖铬图案。
电路）
• 5.CSP（Chip Size Package）芯片尺寸封装 （引脚多，面积小，频率高）
引线键合封装（wire-bonding）
Substrate Die Pad Lead Frame
倒装片封装（Flip-chip）
优点：压焊块可在芯片上任何位置， 具有非常好的电气性能。
Die
Solder bumps
• CPU的封装发展史：
• 1.DIP（Dual.In－line Package）双列直插式封装 （适合PCB板，pin少，面积比大） • 2.PQFP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装 （密集，面积比小，适合高频电路） • 3. PGA（Pin Grid Array Package）插针网格阵列封装 （拔插方便，适合高频 电路） • 4.BGA（Ball Grid Array Package）球栅阵列封装 （引脚多，但是间距大，适合更高频率
CMOS反相器原理图版图的仿真设计
集成电路专业学年论文论文题目：CMOS反相器原理图版图设计与仿真学院：电子工程学院年级：2008级专业：集成电路设计与集成系统姓名：学号：指导教师：2011年 7月 8日摘要门电路是构成各种复杂数字电路的基本逻辑单元，掌握各种门电路的逻辑功能和电气特性，对于正确使用数字集成电路是十分必要的。
MOS门电路：以MOS管作为开关元件构成的门电路。
MOS门电路，尤其是CMOS门电路具有制造工艺简单、集成度高、抗干扰能力强、功耗低、价格便宜等优点，得到了十分迅速的发展。
所谓CMOS (Complementary MOS)，是在集成电路设计中，同时采用两种MOS器件：NMOS和PMOS，并通常配对出现的一种电路结构。
CMOS电路及其技术已成为当今集成电路,尤其是大规模电路、超大规模集成电路的主流技术。
反相器是数字电路中的一种基本功能模块。
将两个串行反相器的输出作为一位寄存器的输入就构成了锁存器。
锁存器、数据选择器、译码器和状态机等精密数字符件都需要使用基本反相器。
因此此次针对CMOS反相器原理图、版图设计与仿真也是很有必要的自己学会了Tanner EDA软件的使用。
也进一步了解了CMOS反相器直流特性瞬态特性和版图的绘制。
关键词CMOS;反相器;Tanner EDA;设计;仿真;版图;AbstractThe complex digital circuits are constituted by the basic gate circuits,and the Gate circuits is the logic cells.Grasp at various kinds of logic gates' functions and electrical characteristics for the proper use of digital integrated circuits is essential. MOS gate[1]: The MOS tube as a switching element constitute the gate. MOS gate, especially a CMOS gate with simple manufacturing process, high integration, anti-interference ability, low power consumption, cheap, etc., has been very rapid development. The so-called CMOS (Complementary MOS), is in IC Design, while using two MOS devices: NMOS and PMOS, and the emergence of a circuit is usually paired structure. CMOS circuits and technology has become today's integrated circuits, especially large-scale circuits, VLSI mainstream technology.Inverter is a basic digital circuit modules. The two serial output of the inverter as a register input to constitute a latch. Latch, data selectors, decoders and state machines and other precision parts are required to use a few characters in the basic inverter.Therefore, the schematic for the CMOS inverter layout design and simulation is necessary to learn their own Tanner EDA software. Further understanding of the transient characteristics of CMOS inverter DC characteristics and layout drawing.Key wordsCMOS; inverter; TannerEDA; design; simulation; territory;目录摘要 (II)Abstract (III)前言 (3)第一章使用S-Edit编辑设计CMOS反相器原理图 (4)1.1绘制CMOS反相器原理图 (4)1.1.1进入S-Edit建立新文件 (4)1.1.2环境设置环境设置 (4)1.1.3编辑模块并浏览组件库 (5)1.1.4从组件库引用模块 (5)1.1.5编辑反相器 (6)1.1.6加入输入输出端口 (7)1.1.7反相器的输出成果 (7)1.2反相器瞬态分析 (8)1.2.1进入S-Edit编辑文件 (8)1.2.2输出成Spice文件 (8)1.2.3加载包含文件 (9)1.2.4插入分析设定和输出设定命令 (10)1.2.5进行模拟 (11)1.3反相器直流分析 (12)1.3.1 进入S-Edit (12)1.3.2 加入工作电源和输入直流信号 (12)1.3.3 编辑直流电压源 (13)1.3.4 输出spice文件 (13)1.3.5分析设定和输出设定 (14)1.3.6进行模拟 (115)1.3.7结果分析 (116)第二章使用S-Edit编辑设计CMOS反相器原理图 (17)2.1绘制反相器版图的前期设置工作 (17)2.1.1 打开L-Edit软件新建版图文件 (17)2.1.2 取代设定 (17)2.1.3编辑组件 (17)2.1.4设计环境设定 (17)2.2绘制反相器 (18)2.2.1 编辑PMOS (18)2.2.2 编辑NMOS (18)2.2.3 其他部分 (20)2.3使用T-Spice进行版图设计仿真 (21)结论 (22)参考文献 (23)前言CMOS结构的主要优点是电路的静态功耗非常小，电路结构简单规则，使得它可以用于大规模集成电路、超大规模集成电路。
CMOS反相器版图设计与仿真报告
CMＯS反相器版图设计与仿真报告在此次实例设计中采用Tａnnｅr Pro 软件中的L－Ediｔ组件设计ＣMＯS反相器的版图,进而掌握L-Edit的基本功能和使用方法。
ﻩ操作流程如下:进入L-Eｄit—>建立新文件—>环境设定—>编辑组件—>绘制多种图层形状—>设计规则检查—>修改对象—＞设计规则检查—>电路转化—＞电路仿真。
一、绘制反相器版图1)打开L-Ediｔ程序,并将新文件另存以合适的文件名存储在一定的文件夹下：在自己的计算机上一定的位置处打开L－Ｅdit程序，此时L-Ｅdｉt自动将工作文件命名为Layoｕｔ1.sｄb并显示在窗口的标题栏上。
而在本例中则在Ｌ－Edit文件夹中新建立“反相器版图”文件夹,并将新文件以文件名“Eｘ1１”存与此文件夹中。
如图一所示。
图错误!未定义书签。
打开L-Eｄit，并另存文件为Ｅｘ１12)取代设定：选择Fｉle－>Ｒepｌaｃe Setup命令,在弹出的对话框中单击浏览按钮,按照路径.．\Samples＼ＳPR\eｘａｍple1\ligｈtｓ.ｔdｂ找到“lighｔs．tdb”文件,单击OK即可。
此时可将lｉgｈts.ｔdb文件的设定选择性的应用到目前编辑的文件中。
如图二所示。
图错误!不能识别的开关参数。
取代设定３)编辑组件:L-Ｅdit编辑方式是以组件（Celｌ）为单位而不是以文件为单位,一个文件中可以包含多个组件,而每一个组件则表示一种说明或者一种电路版图。
每次打开一个新文件时便自动打开一个组件并命名为“Ｃell0”；也可以重命名组件名。
方法是选择Cell-＞Rename 命令,在弹出的对话框中的Reｎamｅ cell as文本框中输入符合实际电路的名称，如本设计中采用组件名“iｎｖ”即可，之后单击OK按钮。
如图三所示。
图错误!未定义书签。
重命名组件为inｖ4)设计环境设定:绘制布局图必须要有确实的大小,因此要绘图前先要确认或设定坐标与实际长度的关系。
cmos模拟电路版图课程设计
cmos模拟电路版图课程设计一、课程目标知识目标：1. 学生能够理解并掌握CMOS模拟电路的基本原理和版图设计流程。
2. 学生能够识别并运用CMOS模拟电路中的常见器件，如MOSFET、二极管、三极管等。
3. 学生能够运用所学知识分析CMOS模拟电路的性能，并对其进行优化。
技能目标：1. 学生能够运用电路设计软件进行CMOS模拟电路的版图设计，包括器件布局、连线、电源地处理等。
2. 学生能够根据设计要求，完成版图设计中所需的匹配、对称、隔离等技巧。
3. 学生能够运用版图验证工具对设计进行验证，发现并解决潜在问题。
情感态度价值观目标：1. 学生通过课程学习，培养对电子工程的兴趣和热情，提高未来从事相关领域工作的信心。
2. 学生能够树立团队协作意识，主动与他人交流、分享设计经验，共同提高。
3. 学生能够养成严谨、细致的学习态度，面对设计挑战时保持积极心态，勇于克服困难。
课程性质分析：本课程为电子工程专业高年级课程，旨在帮助学生将所学理论知识与实际工程应用相结合，提高学生的实际动手能力。
学生特点分析：学生已具备一定的电子工程基础，具有较强的学习能力和动手能力，但可能对CMOS模拟电路的版图设计较为陌生。
教学要求：1. 结合教材内容，注重理论与实践相结合，提高学生的实际操作能力。
2. 针对学生特点，适当引导和启发，帮助学生掌握版图设计方法和技巧。
3. 关注学生的学习进度，及时调整教学策略，确保课程目标的实现。
二、教学内容1. CMOS模拟电路基本原理- CMOS工艺简介- MOSFET工作原理与特性- 常见CMOS模拟电路基本结构2. 版图设计流程与方法- 版图设计规范与要求- 器件布局与连线技巧- 电源地处理与隔离技术3. 版图设计实例分析- 简单放大器版图设计- 电流镜版图设计- 差分放大器版图设计4. 版图验证与优化- 版图验证工具的使用- 版图性能分析- 版图优化方法与技巧5. 教学内容安排与进度- 第一周：CMOS模拟电路基本原理- 第二周：版图设计流程与方法- 第三周：版图设计实例分析- 第四周：版图验证与优化教材章节关联：1. CMOS模拟电路基本原理：对应教材第1章和第2章内容2. 版图设计流程与方法：对应教材第3章内容3. 版图设计实例分析：对应教材第4章和第5章内容4. 版图验证与优化：对应教材第6章内容教学内容科学性和系统性：教学内容紧密结合教材，按照从基础原理到实际应用的顺序，逐步引导学生掌握CMOS模拟电路版图设计的方法与技巧，确保学生能够系统地掌握相关知识。
(最新整理)第5章CMOS集成电路的版图设计
2) 选项框。
2021/7/26
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3) 显示对话框的方法： ① 若菜单命令后有三点，标准框会自动出现； ② 使用命令时双击中键或按＜F3＞键。
Move的选项对话框
2021/7/26
30
5.3.4 使用Option菜单进行版图编辑窗设置
1. 显示命令 选命令Option→Display…＜e＞，＝＞“Display Options”对话框 。
若新库名为abcd,建库完成后在CIW中显示：
Design Libraryˋabcdˊsuccessfully attached to technology Library
ˋcsms15techˊ 新库abcd已成功建立。
从库管理器建立新库的另一种方法
2021/7/26
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(6) 建立新文件:在库管理器,选命令File→New→Cell view…。在Create New File框 内输入库名和单元名(inv)后，先将tool选为virtuoso，在View Name的文本区会自动 生成Layout，点击Ok按钮，将同时出现版图编辑窗（virtuoso Layout Editing）和 层选择窗（LSW：Layer Select window）。
在ASCII Technology File区输入技术文件名
报告技术文件加载成功
2021/7/26
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(5) 方法2：选“Attach to an existing techfile”,出现Attach Design Library to Technology File对话框。在Technology Library文本区下拉菜单中选择技术库，例如 csmc15tech,按OK按钮即完成建库。
cmos集成电路版图课程设计
cmos集成电路版图课程设计一、课程目标知识目标：1. 让学生掌握CMOS集成电路版图的基本概念，包括版图设计原理、构成要素及其相互关系。
2. 使学生了解CMOS工艺流程，理解不同工艺对版图设计的影响。
3. 帮助学生掌握版图设计中的关键参数，如线宽、间距、面积等，并能运用这些参数进行版图优化。
技能目标：1. 培养学生运用EDA工具进行CMOS集成电路版图设计的能力。
2. 培养学生分析和解决版图设计过程中遇到的问题，提高版图设计的实际操作能力。
3. 培养学生具备团队协作和沟通能力，能够在项目中与他人共同完成版图设计任务。
情感态度价值观目标：1. 培养学生对CMOS集成电路版图设计的兴趣，激发学习热情。
2. 培养学生严谨、细致的学习态度，养成精益求精的工作习惯。
3. 使学生认识到版图设计在集成电路领域的重要性，增强学生的责任感和使命感。
本课程针对高年级电子科学与技术专业学生，结合课程性质、学生特点和教学要求，将课程目标分解为具体的学习成果。
通过本课程的学习，学生将能够掌握CMOS集成电路版图设计的基本知识和技能，为今后的专业发展和就业奠定坚实基础。
二、教学内容本课程教学内容主要包括以下几部分：1. CMOS集成电路版图基本原理：介绍版图设计的基本概念、构成要素及其相互关系，包括晶体管、连线、电源地网络等。
2. CMOS工艺流程：讲解CMOS工艺的基本流程，分析不同工艺对版图设计的影响，如光刻、刻蚀、离子注入等。
3. 版图设计方法：教授版图设计的基本方法，包括版图布局、布线、封装等，以及版图优化技巧。
4. EDA工具应用：介绍版图设计自动化工具，如Cadence、Mentor Graphics等，指导学生运用这些工具进行版图设计。
5. 版图设计实例分析：分析实际项目中CMOS集成电路版图设计案例，使学生了解版图设计在实际应用中的关键问题。
教学内容安排如下：第1周：版图基本原理及构成要素第2周：CMOS工艺流程及其对版图设计的影响第3-4周：版图设计方法及技巧第5-6周：EDA工具应用及版图设计实践第7周：版图设计实例分析及讨论教材章节对应内容如下：第1章：CMOS集成电路版图基本原理第2章：CMOS工艺流程第3章：版图设计方法第4章：EDA工具应用第5章：版图设计实例分析三、教学方法为确保教学效果，充分激发学生的学习兴趣和主动性，本课程将采用以下多样化的教学方法：1. 讲授法：通过系统讲解CMOS集成电路版图的基本原理、工艺流程和设计方法，为学生奠定扎实的理论基础。
第五章CMOS集成电路版图设计.
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
2018/10/18 韩 良 6
o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
2018/10/18 韩 良 7
VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
2018/10/18 韩 良 20
GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
2018/10/18 韩 良 21
MOS管的源漏区具 有可互换性。
2018/10/18 韩 良 11
§5-2 版图的布局布线
2018/10/18
韩 良
12
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
CMOS模拟集成电路设计05
巢明
大连理工大学 电信学院 1
CMOS放大器
课程目的:
掌握CMOS反相器的分析设计方法 掌握CMOS差分放大器的分析设计方法 掌握CMOS叠接放大器的分析设计方法 掌握CMOS电流放大器的分析设计方法 掌握CMOS输出放大器的分析设计方法 掌握各种放大器的噪声分析方法
大连理工大学 电信学院 2
23
CMOS差分放大器
Vout v1 + v2 = AVD (v1 v2 ) + AVC ( ) 2
AVD:差分增益 AVC:共模增益 AVD/AVC:共模抑制比 VOS(out)/AVC:输入失调电压 VICMR:共模输入电压范围 PSRR:电源抑制比 噪声
大连理工大学 电信学院
24
�
大连理工大学 电信学院 12
电流源负载反相器
Vout摆幅?
大连理工大学 电信学院
13
Vout摆幅
大连理工大学 电信学院
14
电流源负载反相器:小信号模型
重要结论!
大连理工大学 电信学院
15
有源负载反相器:频率特性
电容间的对应关系? (假设Vin接低阻抗电压源)
大连理工大学 电信学院 16
有源负载反相器:频率特性
6
Vout摆幅的求解过程
大连理工大学 电信学院
7
有源负载反相器:小信号模型
大连理工大学 电信学院
8
有源负载反相器:频率特性
电容间的对应关系? (假设Vin接低阻抗电压源)
大连理工大学 电信学院 9
有源负载反相器:率特性
大连理工大学 电信学院
10
有源负载反相器:频率特性
-3dB点的位置?
CMOS乘法器版图设计与仿真——第5章-第7章
第5章基于层次化设计的8位并行乘法器的设计此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。
下面，将由低层到顶层开始说明：5.1 输入模块的设计原理图设计如下：x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出图5-1 输入模块的原理图设计使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-2 输入模块的版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-3 输入模块的LVS结果由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。
5.2 两位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-4 两位乘法器模块原理图使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-5 两位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-6 两位乘法器模块的LVS结果由LVS结果可知，所设计的版图和原理图相匹配。
此设计中，共使用了192个晶体管，N、PMOS各占一半。
5.3 四位乘法器模块的设计原理图设计如下：使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-8 四位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版图和原理图相匹配。
可以看出，设计中共使用了768个晶体管。
基于忆阻器的混合CMOS乘法器设计
基于忆阻器的混合CMOS乘法器设计郑利京;王光义;张娜【摘要】忆阻器作为第4种基本电路元件,拥有不同于电阻、电容、电感的特质.为了研究忆阻器在数字电路中的应用,设计了一个基于忆阻器和传统的CM OS反相器的2×2乘法器.首先,建立基于忆阻器的基本逻辑门电路.然后,由基本逻辑门搭建乘法器.利用忆阻器的纳米级尺寸、低功耗、非易失性、开关速度快等优点,所设计的乘法器比传统的CM OS构建的乘法器尺寸更小,电路的功耗更低.【期刊名称】《杭州电子科技大学学报》【年(卷),期】2019(039)002【总页数】5页(P1-5)【关键词】忆阻器;CMOS;逻辑电路;乘法器【作者】郑利京;王光义;张娜【作者单位】杭州电子科技大学电子信息学院 ,浙江杭州310018;杭州电子科技大学电子信息学院 ,浙江杭州310018;杭州电子科技大学电子信息学院 ,浙江杭州310018【正文语种】中文【中图分类】TN4010 引言1971年，Chua[1]首次提出忆阻器的概念，忆阻器连接的是电荷和磁通之间的关系，是继电阻、电容、电感之外的第4种基本电路器件。
2008年，惠普实验室发布忆阻器原型后，忆阻器开始引起人们极大关注，迅速成为国内外研究热点[2]。
忆阻器是一种记忆型的非线性电阻，在非易失存储器[3]、新一代数字逻辑电路[4-5]、人工神经网络[6]等领域有着极具潜力的应用价值。
基于忆阻器呈现的高低阻态特性可以实现蕴含逻辑电路[7]，但是，通过蕴含逻辑运算实现布尔函数需要冗长的序列运算，导致电路运算速度慢。
比如设计的一位加法器需要6个忆阻器，需用20步完成加法器的和，21步完成加法器进位[8]。
忆阻器在逻辑电路中的另一种应用是和CMOS相结合，即混合CMOS逻辑电路(Memristor-CMOS，MeMOS)。
相比传统CMOS电路，MeMOS逻辑电路既能增加器件的密度，又能降低电路的功耗，提升电路的整体性能。
另外，忆阻器在数字逻辑电路中不仅可以存储信息，还可以完成逻辑运算，是目前传统逻辑电路的一种替代方案。
CMOS-乘法器
在通信、电视等系统中需要对信号进行各种 变换，包括混频、调制、鉴相、鉴频等，这 在MOS电路中一般都可用模拟乘法器来实 现，MOS模拟乘法器一般都是采用双差分 电路特性来实现的。
+ V1 V2 + V1+V2
∑
X2
(V1+V2)2
1/4 ∑
-V2 + V1-V2
Vo=V1V2
X2
(V1-V2)2
VGS 8
S1 (VGS 6 Vth ) Vth S2
在节点A与节点B的电压分别为：
VA VDD VGS 3 VGS 7
VB VDD VGS 4 VGS 8
模拟乘法器设计方法一
输出电压为： 即有：
Vo VB VA
S1 (VGS 1 VGS 2 ) (VGS 5 VGS 6 ) S2
1 2 Vo K N R(Vi 2 V 1 i2 ) 4
因此，该电路实现了平方差运算。
模拟乘法器设计方法二
直接利用双差分结构实现 如图所示
Io1 Io2
M1
M2
M3
M4 + VX -
M5
M6
VY +
IS
RK
模拟乘法器设计方法一
当VGS>>Vth时，且令VGS1＝(1/2)Vi1， VGS2＝－（1/2）Vi1，VGS3＝（1/2）
Vi2，VGS4＝－（1/2）Vi2，则M2与M4 截止，则有：
2 VA RK NVGS 1
VB RK NV
2 GS 3
联合以上各式，可求得：
模拟乘法器设计方法一
由图可以看出：
chapter 5 CMOS版图设计基础
5.1 版图设计入门
版图设计的目标
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成 本 尽可能缩短连线，以减少复杂度，缩短延 时、改善可靠性
5.1 版图设计入门
版图编辑
EDA工具的作用 工具的作用
规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）
规则检验
版图与电路图一致性检验（LVS，Layout Versus Schematic） 设计规则检验（DRC，Design Rule Checker） 电气规则检验（ERC，Electrical Rule Checker）
2010-12-25
23
实验所采用的设计规则
表 ： 接 触 孔 规 则 规则 5.1 5.2a 5.2b 5.3 6.1 6.2 6.3 6.4 描述 Poly Contact Exact Size FieldPoly Overlap of PolyCnt Not-Exists: PolyCnt_not_on_Poly PolyContact to PolyContact Spacing Active Contact Exact Size FieldActive Overlap of ActCnt ActCnt to ActCnt Spacing Active Contact to Gate Spacing 规则类型 Exact width Surround Not exist Spacing Exact width Surround Spacing Spacing 2 2 1.5 2 2 lambda 2 1.5 5
截面图
有源区图形 有源区最小宽度 相邻有源区边与边 之间的最小间距
5.3 基本工艺层版图
掺杂硅区:n+ 掺杂硅区
CMOS反相器电路版图设计与仿真
CMOS反相器电路版图设计与仿真姓名：邓翔学号：1007010033导师：马奎本组成员：邓翔石贵超王大鹏CMOS反相器电路版图设计与仿真摘要：本文是基于老师的指导下，对cadence软件的熟悉与使用，进行CMOS反相器的电路设计和电路的仿真以及版图设计与版图验证仿真。
关键字：CMOS反相器；版图设计。
Abstract:This article is based on the teacher's guidance, familiar with cadence software and use, for CMOS inverter circuit design and circuit simulation and landscape and the landscape design of the simulation.Key word:CMOS inverter;Landscape design.一引言20世纪70年代后期以来，一个以计算机辅助设计技术为代表的新的技术改革浪潮席卷了全世界，它不仅促进了计算机本身性能的进步和更新换代，而且几乎影响到全部技术领域，冲击着传统的工作模式。
以计算机辅助设计这种高技术为代表的先进技术已经、并将进一步给人类带来巨大的影响和利益。
计算机辅助设计技术的水平成了衡量一个国家产业技术水平的重要标志。
计算机辅助设计（Computer Aided Design，CAD）是利用计算机强有力的计算功能和高效率的图形处理能力，辅助知识劳动者进行工程和产品的设计与分析，以达到理想的目的或取得创新成果的一种技术。
它是综合了计算机科学与工程设计方法的最新发展而形成的一门新兴学科。
计算机辅助设计技术的发展是与计算机软件、硬件技术的发展和完善，与工程设计方法的革新紧密相关的。
采用计算机辅助设计已是现代工程设计的迫切需要。
电子技术的发展使计算机辅助设计(CAD)技术成为电路设计不可或缺的有力工具。
CMOS乘法器版图设计与仿真——第1章-第4章
摘要先进的数字系统为实现高速算术运算都包含有乘法器电路，通常乘法器处于关键延时路径上，因此乘法器的速度对整个系统性能有重要影响。
高速，低功耗,版图规则和占用较少的面积是目前乘法器的设计目标。
通常乘法器速度取决于算法及结构。
乘法器按结构可分为串行（阵列）乘法器和并行乘法器，串行乘法器面积和功耗最小，但是运算速度也最慢，因此高速数字应用系统通常会采用并行乘法器。
本文通过对移位相加串行阵列乘法器和并行阵列乘法器工作原理的深入分析，设计出了4X4位的串行乘法器和4X4位并行乘法器，对它们的延时，面积等参数进行了比较，并对所设计电路的版图仿真。
经过对比2种乘法器的性能，确定并行乘法器比串行乘法器的性能优越，因此高速数字应用系统通常会采用并行乘法器。
在并行乘法器结构基础上，采用层次化设计方式设计出无符号8X8位并行乘法器；在无符号8X8位并行乘法器基础上，设计了符号位扩展，完成了带符号位8X8位并行乘法器的原理图设计、版图设计和后端仿真，并给出了带有延时参数的仿真波形图。
完通过对8X8位并行乘法器结构的分析研究，对带符号8X8并行乘法器设计进行了优化，并完成了优化后带符号8X8并行乘法器的原理图设计、版图设计和后端仿真，经过对比优化前后带符号8X8并行乘法器的运算速度、面积等参数，并比较版图仿真的延时参数，确定经过优化的乘法器性能比优化前更优秀。
关键词：数字乘法器；并行乘法器；串行乘法器；加法器阵列AbstractWith the fast development of integrate circuit technology, the use of powerful EDA tools in the digital design is needed while the scale and the complex of design has increased incessant, also the design cycle is shorted. Especially the micron-electronics with deep-inferior micron, the integration degree of the single slice can be reached to millions transistor, the change of technology has a great effect with the chips, even with the success or fail of system design. This paper is mainly about how to use the cadence EDA tools which developed with the company of cadence to design a CMOS Digital Multiplier.In this paper is mainly introduced the main principle of the digital array multiplier and discussed the advantage of each other. Then 4X4 bit serial multiplier and 4X4 bit parallel multiplier have been designed, we discussed the delay and the area of both multiplier.With the stimulate of the layout of both 4X4 bit multipliers, inproved that the 4X4 bit parallel multiplier is much speeder than 4X4 bit serial multiplier, so the parallel multiplier is always used in the high speed digital application system.Put forward the design of 8X8 bit parallel multiplier which based on the administrative levels. Designed the sign bit extension and finished the schematic, layout and stimulation with layout of 8X8 bit parallel multiplier with sign bit extension. The stimulation wave is shown with delay parameter.Put forward the design of optimized 8X8 bit parallel multiplier, optimized the old design of 8X8 bit parallel multiplier with sign bit extension and finished its schematic, layout and stimulation of layout. And have a comperation of the speed and used area between optimized multiplier with old design. With the result parameter of stimulation of layout, improved that the optimized parallel multiplier is much speed and less area than old design.key words： Digital multiplier ；parallel multiplier；serial multiplier；array adder目录摘要 (V)ABSTRACT (VII)第1章乘法器与EDA工具概述 (1)1.1乘法器分类 (1)1.2EDA工具概述 (2)1.3本文的主要内容 (5)第2章乘法器设计方案选择比较 (6)2.1串行阵列乘法器 (7)2.2并行乘法器原理 (8)2.2.1 并行阵列乘法器 (8)2.2.2 Wallace乘法器 (10)2.2.3 Booth乘法器 (10)2.2.4 Modify Booth-Wallace乘法器 (11)第3章乘法器基本单元设计 (12)3.1二输入异或门设计和仿真 (12)3.2一位全加器设计和仿真 (15)3.3一位半加器的设计与仿真 (22)第4章四位乘法器的设计 (25)4.1四位串行乘法器的设计 (25)4.2四位并行乘法器的设计 (29)第5章基于层次化设计的8位并行乘法器的设计........... 错误!未定义书签。
CMOS门电路的线路图设计与仿真
电路newb5．CMOS三输入与非门6. CMOS三输入或非门内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．CMOS门电路的线路图设计1）进入S-EDIT程序2）打开CMOS反相器模块3）复制为新的设计模块newa或newb4）将电路中的N管和P管分别进行复制，即每个门电路中有2个NMOS管和2个PMOS管5）进行电路newa的连接：①对于newa，2个NMOS管串联，而2个PMOS管并联；②将PMOS管和NMOS管栅-栅对应相连，作为电路的输入，电路有两个输入端；③将串联N管和并联P管的漏-漏相连，作为电路的输出；④将串联N管的源接地，并联P管的源接电源电压；⑤妥善处置好电路中所有MOS管的衬底。
6）进行电路newb的连接：①对于newb，2个NMOS管并联，而2个PMOS管串联；②将PMOS管和NMOS管栅-栅对应相连，作为电路的输入，电路有两个输入端；③将并联N管和串联P管的漏-漏相连，作为电路的输出；④将并联N管的源接地，串联P管的源接电源电压；⑤妥善处置好电路中所有MOS管的衬底。
7）妥善设置每个MOS管的尺寸原则是等效的CMOS倒相器的尺寸，与标准CMOS倒相器尺寸匹配。
2．对电路newa和newb分析模拟1）进入T-SPICE程序2）加载包含文件，即引用1.25um的CMOS流程组件模型文件“ml2_125.md”3）设定电源电压：Edit Insert Command Voltage Source Constant，恒定电压加在电路的电源电压和地之间4）设定输入信号：Edit Insert Command Voltage Source Pulse 需要对电路的两个输入端设置脉冲信号，两路脉冲信号的频率应当不同，一路是另一路的一倍为妥当，这样可以在最短的时间周期内，观测到所有可能信号5）分析设定：Edit Insert Command Analysis Transient6）输出设定：Edit Insert Command Output Transient Results7）进行瞬时模拟8）观察分析电路的瞬时分析结果3．根据仿真结果，确定电路的功能，并牢记CMOS门电路构造电路的规则：对于NMOS管，串与并或对于PMOS管，并与串或4. CMOS门电路的线路结构如下图所示图1 CMOS newa门电路的线路结构图图2 CMOS newb门电路的线路结构图5．试设计CMOS三输入与非门。
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第5章基于层次化设计的8位并行乘法器的设计此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。
下面，将由低层到顶层开始说明：5.1 输入模块的设计原理图设计如下：x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出图5-1 输入模块的原理图设计使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-2 输入模块的版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-3 输入模块的LVS结果由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。
5.2 两位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-4 两位乘法器模块原理图使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-5 两位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-6 两位乘法器模块的LVS结果由LVS结果可知，所设计的版图和原理图相匹配。
此设计中，共使用了192个晶体管，N、PMOS各占一半。
5.3 四位乘法器模块的设计原理图设计如下：使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-8 四位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版图和原理图相匹配。
可以看出，设计中共使用了768个晶体管。
图5-9 四位乘法器模块LVS结果5.4 进位运算模块的设计原理图设计：图5-10 进位运算模块的原理图设计图5-10中的MUX为2选1多路选择器，choose信号控制选择输出为高或者为X7和Y7，最终的进位运算结果也通过choose选通，choose为高时做无符号运算，为低时做有符号运算。
5.5 八位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：其中的大框为四位乘法器模块，小框为加法器设计方案二图5-11 八位并行乘法器的原理图设计将原理图封装生成symbol图：其中p[14..0]位中间积输入，c[7..0]为中间进位输入图5-12 基于层次化设计的八位并行乘法器symbol图使用Verilog-XL对其进行功能仿真可得如下波形：图5-13 基于层次化设计的八位并行乘法器部分功能仿真图表5-1 基于层次化设计的八位并行乘法器部分仿真结果X[7..0](H) 0AY[7..0](H) 06 07 08 09 0A 0B 0C 0D Z[7..0](H) 003C 0046 0050 005A 0064 006E 0078 0082Z[7..0](D) 60 70 80 90 100 110 120 1305.6 带进位运算的八位并行乘法器的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-14 带进位运算的八位并行乘法器原理图当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001⨯=, 无符号运算：1111111111111111111111000000001⨯=。
此2种运算由图5-16显示。
将原理图生成symbol，建立测试原理图如下：使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图5-16 带进位运算的八位并行乘法器仿真波形图使用Virtuoso Layout Editor工具生成版图：图5-17 带进位运算的八位并行乘法器的版图设计使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图5-18 带进位运算的8位并行乘法器的LVS结果由LVS结果可以看出，所设计的版图和原理图相匹配。
而且在设计中，一共使用了3462个晶体管。
占用的芯片面积为：2⨯=。
581.850580.800337938.48um um um第6章八位并行乘法器的设计的优化在5.6节中可以看到，所设计的层次化乘法器只采用了全加器（CSA、设计方案二）作为基本器件，而且由可重复调用的单元构成，有很多冗余的输入，占用了很多芯片面积，拖慢了运算速度，因此，对5.6中的设计进行优化，采用了半加器，CSA 和加法器设计方案二的组合，得到如下原理图：图6-1 优化后的8位并行乘法器模块当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001⨯=, 无符号运算：1111111111111111111111000000001⨯=。
此2种运算由图6-5显示。
将原理图生成symbol：图6-2 优化后的8位并行乘法器的symbol图使用Verilog-XL对其进行功能仿真，波形如下：图6-3 优化后的8位并行乘法器部分功能仿真图建立测试原理图如下：图6-4 优化后的8位并行乘法器测试原理图使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图6-5 优化后的8位并行乘法器仿真波形图使用Virtuoso Layout Editor 工具生成版图：图6-6 优化后的八位并行乘法器版图使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图6-7 优化后的八位并行乘法器的LVS结果可以看出，所设计的版图和原理图相匹配。
设计中共使用了2562个晶体管，占用的芯片面积为2⨯=。
525523274575um um um第7章设计比较在这一章节中，将对比所设计的4位串行和并行乘法器，以及对比优化前的8位并行乘法器的后端仿真（版图仿真），并对它们的面积和延时进行分析。
7.1 四位串行乘法器和四位并行乘法器的比较在前一章中给出了所设计的4位串行乘法器和4位并行乘法器的版图，在这一节中，将对这两个的延时和面积进行分析比较。
为了容易比较2个设计，使用Cadence中的schematic composer工具生成如下测试图：4bit为串行乘法器，下面一个四位并行乘法器图7-1 四位串行和并行乘法器的比较测试原理图通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=1111，Y=1111）。
使用Cadence中的spectre仿真工具进行仿真，得到如下波形：zb为并行乘法器输出，zm位串行乘法器的输出图7-2 四位串行乘法器和四位并行乘法器的比较波形在此，采集图中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps，上升到2.5V的时间）-0.025ps（输入上升到2.5V的时间））表7-1 两个四位乘法器的延时比较单位（ps）翻转时间（并行）延时（并行）翻转时间（串行）延时（串行）Zm7 1270 1245 Zc7 1820 1795 Zm6 2350 2325 Zc6 2480 2455 Zm5 2580 2555 Zc5 3470 3445 Zm4 X X Zc4 X X Zm3 X X Zc3 X X Zm2 X X Zc2 X X Zm1 X X Zc1 X X Zm0 220 195 Zc0 220 195图中X代表此输出此时为低，暂不比较由表7.1可以看出，在输入X=1111和Y=1111时，四位并行乘法器的高位输出都比串行的快，zm0和zc0都为一级与门延时，所以是相同的，可以说，四位并行乘法器的速度比四位串行乘法器快。
面积方面，由第三章可以知道，所设计的四位串行乘法器的面积为：2⨯=，四位并行乘法器的面积为：279278.477673.6u m u m u m2um um um⨯=。
晶体管使用数量上看（见第三章四位串行乘法器279278.477673.6和四位并行乘法器的LVS结果图），四位串行乘法器共使用了486晶体管，而并行乘法器共使用了456个晶体管。
综上所述，可以得出结论，四位并行乘法器的性能比四位串行乘法器的性能高。
7.2 优化前后的八位并行乘法器的比较在这一小节中，将对前一章节所设计的八位并行乘法器优化前和优化后的性能进行比较。
使用Cadence中的schematic composer工具进行原理图工具设计测试原理图如下：图7-3 优化前后的八位并行乘法器比较通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=11111111，Y=11111111）。
使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图7-4 两个八位并行乘法器的输出比较在此，采集图7-4中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps ，上升到2.5V 的时间）-0.025ps （输入上升到2.5V 的时间））由波形图中的数据可以得到：做无符号位运算时（choose=1）表7-2 无符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm15 2440 2415 Z15 3640 3615 Zm14 2950 2925 Z14 3100 3075 Zm13 3030 3005 Z13 3400 3375 Zm12 3020 2995 Z12 3620 3595 Zm11 3090 3065 Z11 3640 3615 Zm10 4410 4380 Z10 4570 4545 Zm9 4730 4705 Z9 5760 5735 Zm8 X X Z8 X X Zm7 X X Z7 X X Zm6 X X Z6 X X Zm5 X X Z5 X X Zm4 X X Z4 X X Zm3 X X Z3 X X Zm2 X X Z2 X X Zm1 X X Z1 X X Zm0 224 199 Z0 1050 1025 做有符号位运算时（choose=1）：输入延时为4010ps表7-3 有符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm15 X X Z15 X X Zm14 X X Z14 X X Zm13 4300 290 Z13 4300 290 Zm12 4320 310 Z12 4330 320 Zm11 4330 320 Z11 4330 320 Zm10 4330 320 Z10 4430 420 Zm9 4320 310 Z9 4520 510 Zm8 4450 440 Z8 4540 530 Zm7 X X Z7 X X Zm6 X X Z6 X X Zm5 X X Z5 X X Zm4 X X Z4 X X Zm3 X X Z3 X X Zm2 X X Z2 X X Zm1 X X Z1 X X Zm0 4020 10 Z0 4100 90由表7-2可以看出，修正后的乘法器运算速度比修正前快，二者输出稳定时，修正后的乘法器比修正前快了573547051030-=（在此仿真中，zm9和z9输ps ps ps出是最慢的，因此它们的延时时间决定了乘法器的运算速度）。