CMOS乘法器版图设计与仿真——第5章-第7章

第5章基于层次化设计的8位并行乘法器的设计

此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。下面，将由低层到顶层开始说明：

5.1 输入模块的设计

原理图设计如下：

x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出

图5-1 输入模块的原理图设计

使用Cadence中的使用Virtuoso Layout Editor工具生成版图：

图5-2 输入模块的版图设计

使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：

图5-3 输入模块的LVS结果

由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。

5.2 两位乘法器模块的设计

使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：

图5-4 两位乘法器模块原理图

使用Cadence中的使用Virtuoso Layout Editor工具生成版图：

图5-5 两位乘法器模块版图设计

使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：

图5-6 两位乘法器模块的LVS结果

由LVS结果可知，所设计的版图和原理图相匹配。此设计中，共使用了192个晶体管，N、PMOS各占一半。

5.3 四位乘法器模块的设计

原理图设计如下：

使用Cadence中的使用Virtuoso Layout Editor工具生成版图：

图5-8 四位乘法器模块版图设计

使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版

图和原理图相匹配。可以看出，设计中共使用了768个晶体管。

图5-9 四位乘法器模块LVS结果

5.4 进位运算模块的设计

原理图设计：

图5-10 进位运算模块的原理图设计

图5-10中的MUX为2选1多路选择器，choose信号控制选择输出为高或者为X7

和Y7，最终的进位运算结果也通过choose选通，choose为高时做无符号运算，为低时做有符号运算。

5.5 八位乘法器模块的设计

使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：

其中的大框为四位乘法器模块，小框为加法器设计方案二

图5-11 八位并行乘法器的原理图设计

将原理图封装生成symbol图：

其中p[14..0]位中间积输入，c[7..0]为中间进位输入

图5-12 基于层次化设计的八位并行乘法器symbol图

使用Verilog-XL对其进行功能仿真可得如下波形：

图5-13 基于层次化设计的八位并行乘法器部分功能仿真图

表5-1 基于层次化设计的八位并行乘法器部分仿真结果

X[7..0](H) 0A

Y[7..0](H) 06 07 08 09 0A 0B 0C 0D Z[7..0](H) 003C 0046 0050 005A 0064 006E 0078 0082

Z[7..0](D) 60 70 80 90 100 110 120 130

5.6 带进位运算的八位并行乘法器的设计

使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：

图5-14 带进位运算的八位并行乘法器原理图

当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001

⨯=, 无符号运算：1111111111111111111111000000001

⨯=。

此2种运算由图5-16显示。

将原理图生成symbol，建立测试原理图如下：

使用Cadence中的spectre仿真工具进行仿真，得到如下波形：

图5-16 带进位运算的八位并行乘法器仿真波形图使用Virtuoso Layout Editor工具生成版图：

图5-17 带进位运算的八位并行乘法器的版图设计

使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：

图5-18 带进位运算的8位并行乘法器的LVS结果

由LVS结果可以看出，所设计的版图和原理图相匹配。而且在设计中，一共使用了3462个晶体管。占用的芯片面积为：2

⨯=。

581.850580.800337938.48

um um um

第6章八位并行乘法器的设计的优化

在5.6节中可以看到，所设计的层次化乘法器只采用了全加器（CSA、设计方案二）作为基本器件，而且由可重复调用的单元构成，有很多冗余的输入，占用了很多芯片面积，拖慢了运算速度，因此，对5.6中的设计进行优化，采用了半加器，CSA 和加法器设计方案二的组合，得到如下原理图：

图6-1 优化后的8位并行乘法器模块

当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001

⨯=, 无符号运算：1111111111111111111111000000001

⨯=。

此2种运算由图6-5显示。

将原理图生成symbol：

图6-2 优化后的8位并行乘法器的symbol图

使用Verilog-XL对其进行功能仿真，波形如下：

图6-3 优化后的8位并行乘法器部分功能仿真图