锁相频率合成器的设计

LMX2336锁相环频率合成器电路的设计及编程应用

ｉｎｔｅｒｎａｌｓｔｒｕｃｔｕｒｅｏｆｔｈｅｌｏｗ－ｐｏｗｅｒｄｕｌ－ａｃｈａｎｎｅｌｆｒｅｑｕｅｎｃｙｓｙｎｔｈｅｓｉｚｅｒＬＭＸ２３３６ｗｈｉｃｈｉｓｐｒｏｄｕｃｅｄｂｙｔｈｅＮａｔｉｏｎａｌＳｅｍｉｃｏｎ－ｄｕｃｔｏｒｃｏｒｐｏｒａｔｉｏｎｉｓｉｎｔｒｏｄｕｃｅｄ，ｏｎｔｈｅｂａｓｅｏｆｓｔｕｄｙｉｎｇｔｈｅｃｈａｒａｃｔｅｉｓｒｔｉｃｓｆｏｉｔｓｓｔｕｃｒｔｕｒｅ，ｔｈｅｄｅｓｉｎｇｏｆｐｅｉｐｒｈｅｒａｌｌｏｏｐｉｌｆｔｅｒ
ｎｄａＶＣＯｃｉｒｃｕｉｔｂａｓｅｄｏｎＬＭＸ２３３６ｉｓｇｉｖｅｎ．ＴｈｅｗａｙｕｓｉｎｇＨｏｔｅｌｋｐｒｏｒａｇｍｍｉｎｇｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒＨＴ９８Ｒ０６８ｔｏｃｏｎｔｒｏｌ
不可比拟的。ＬＭＸ２３３６就是这样一款符合设计应用
干扰，产生频率稳定度高的射频载波，在通信传输中
【摘
要】在无线电收发设备中，锁相频率合成器电路是其不可或缺的组成部分。首先介绍了美国国家半导体公司
生产的低功耗双通道频率合成器ＬＭＸ２３３６的内部结构，然后在深入研究其应用特点的基础上，给出了基于ＬＭＸ２３３６的外围滤波器和ＶＣＯ电路的设计，以及利用合泰单片机ＨＴ９８Ｒ０６８编程控制ＬＭＸ２３３６来达到调整ＶＣＯ

锁相频率合成器的设计

锁相频率合成器的设计
锁相频率合成器是一种电子设备，用于产生高精度、稳定的时钟信号。

它的设计基于锁相环（PLL）的原理，能够将输入的参考时钟信号锁定到输出时钟信号的频率，从而实现精确的频率合成。

锁相频率合成器的基本组成包括相锁环、参考时钟源、振荡器、分频器、相位检测器和控制电路等部分。

其中，相锁环是核心部件，其工作原理为将参考时钟信号和振荡器输出的信号进行比较，通过相位检测器不断调整振荡器的频率和相位，使其与参考时钟信号同步。

在设计锁相频率合成器时，需要考虑多种因素，如稳定性、相位噪声、抖动、锁定时间、输入输出频率范围等。

为了实现高精度的频率合成，通常会采用高品质的元器件和优化的电路设计，同时还需要进行严格的测试和调试。

锁相频率合成器广泛应用于通信、测量、计算机和工业控制等领域，为各种设备和系统提供高精度的时钟信号支持。

随着技术的不断进步，锁相频率合成器的设计也在不断升级和完善，以满足更加严格的应用需求。

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锁相频率合成器的设计

目录摘要 (1)1. 设计任务 (2)2. 锁相频率合成器的硬件设计 (2)2.1 锁相环基本原理 (2)2.2 频率合成器总体设计方案 (3)2.3 VCO电路设计(MAX2620) (4)2.4 集成锁相环电路设计（MB1504） (6)2.5 单片机控制电路设计 (9)3. 软件设计 (11)3.1 MB1504数据输入设计 (11)3.2 程序流程设计 (13)总结 (15)参考文献 (16)锁相频率合成器的设计摘要由锁相环构成的间接式频率合成器在无线通信领域发挥着非常重要的作用。

通常采用锁相频率合成器的输出信号来作为无线接收机中的本振信号，以使直接频率调制器、频率解调器能够从输入信号中再生载波。

本文锁相频率合成器的整个设计方案，包括压控振荡器VCO电路设计、MB1504集成锁相环电路设计、以及单片机最小硬件系统、单片机与MB1504接口电路等硬件电路设计；软件方面，以MB1504串行数据输入格式为标准，通过分析MB1504串行数据传输时序图，建立了串行通信协议。

关键词：频率合成器；锁相环；控振荡器(VCO)1. 设计任务设计一个基于锁相环的锁相频率合成器2. 锁相频率合成器的硬件设计2.1 锁相环基本原理锁相环（PLL ）是一个相位跟踪系统。

图2-1显示了最基本的锁相环方框图。

它包括三个基本部件，鉴相器（PD ）环路滤波器（LPF ）和压控振荡器（VCO ）图2- 1 基本的锁相环方框图设参考信号（1）式中 ur 为参考信号的幅度ωr 为参考信号的载波角频率θr(t)为参考信号以其载波相位ωrt 为参考时的瞬时相位若参考信号是未调载波时，则θr(t)= θ1=常数。

设输出信号为（2）式中 Uo 为输出信号的振幅ωo 为压控振荡器的自由振荡角频率θo (t)为参考信号以其载波相位ωot 为参考时的瞬时相位, 在VCO 未受控制前他是常数，受控之后他是时间函数。

则两信号之间的瞬时相位差为（3）由频率和相位之间的关系可得两信号之间的瞬时频差为（4）()sin[()]r r r r u t U t t ωθ=+()cos[()]o o o o u t U t t ωθ=+0000()()(())()()c r r r r t t t t t t θωθωθωωθθ=+-+=-+-00()()e r d t d t dt dt θθωω=--鉴相器是相位比较器，他把输出信号uo(t)和参考信号ur(t)的相位进行比较，产生对应于两信号相位差θe (t)的误差电压ud(t)。

基于锁相环频率合成技术的波形发生器设计

基于锁相环频率合成技术的波形发生器设计一、引言波形发生器是一种用于产生特定波形信号的电子设备，广泛应用于通信、测量、实验室等领域。

基于锁相环频率合成技术的波形发生器能够高精度地产生各种复杂的波形信号，具有频率可调、相位可控、稳定性高等优点，因此在现代电子设备中得到了广泛的应用。

二、基本原理基于锁相环频率合成技术的波形发生器主要由锁相环（Phase-Locked Loop, PLL）和数字控制电路组成。

其中，锁相环是一种反馈控制系统，它通过比较输入参考信号和输出信号的相位差，并根据差值进行调整，使输出信号的频率和相位与输入参考信号保持一致。

数字控制电路则负责接收用户设置的参数，控制锁相环的工作状态和输出信号的波形特性。

三、设计步骤1. 确定波形要求：首先需要明确设计的波形类型和要求，例如正弦波、方波、三角波等，以及所需的频率范围和分辨率。

2. 选择锁相环芯片：根据波形要求选择合适的锁相环芯片，考虑芯片的性能指标、工作频率范围、稳定性等因素。

3. 设计参考信号源：波形发生器的基准时钟通常采用稳定的晶振或时钟源，根据锁相环芯片的需求设计参考信号源电路。

4. 设计数字控制电路：根据用户需求设计数字控制电路，包括参数输入、控制逻辑和输出接口等部分。

5. 编程设置参数：利用数字控制电路进行参数设置，包括频率、相位、幅度等参数的输入和调整。

6. 输出波形信号：锁相环芯片根据输入的参数和参考信号源产生稳定的波形信号，并输出给用户使用。

四、应用场景基于锁相环频率合成技术的波形发生器广泛应用于多个领域。

在通信领域，它可以用于产生各种调制信号，用于调试和测试通信设备的性能。

在测量领域，它可以用于产生精确的时钟信号，用于同步测量设备的采样时序。

在实验室研究中，它可以用于产生特定频率和相位的信号，用于控制和激励实验装置。

五、总结基于锁相环频率合成技术的波形发生器具有频率可调、相位可控、稳定性高等优点，能够产生各种复杂的波形信号。

基于MC145162的锁相频率合成器的设计

系统要求．ＤＤＳ工作频率较低但是频率分辨率很高，并且输出的噪声比较大．锁相（ｈｓｏｋＰａｅｃ）Ｌ
此芯片采用ＣＭＯＳ工艺，的最高工作频率可达到它６０ＭＨｚ，内部包括充分可编程的接收、发送、参考和辅助参考计数器，它们的存取可以通过一个串行
ｊ魍
叛德
图１锁相式频率合成器电路框图
收稿日期：２１卜２０卜０９
作者简介：夏继媛（９９）１７一，女，吉林人，讲师，硕士，主要研究方向为嵌入式技术、无线通讯技术
２０１２压控振荡器电路（Ｏ）．ＶＣ
深圳职业技术学院学报
路的工作原理就是将２套独立ＶＣ电路配合锁相Ｏ
技术是一种相位负反馈频率控制技术，该技术在锁定时无剩余频差，并具有良好的窄带载波跟踪性能和带宽调制跟踪性能，而且对相位噪声和杂
散也具有很好的抑制作用，具有控制灵活、体积
（Ｃ，其工作范围为３￣６ＶＯ）００ＭＨｚ，而这种电
路结构在高频到特高频（＂０ｚ３￣５０ＭＨ）范围是ＶＣ的主要结构形式之一，其特点是容易起Ｏ
振．同时由于采用了共集电极组态，振荡频率可做到较高，频率稳定度也较好．为了方便调试，其中电感采用自制的中周．
ｐＤ
偏置形式，其中１，１，Ｊ７是偏置电阻，用来７７Ｒ１ｏ２１调节三极管Ｑ１的工作点电压，输入信号从耦合电６３容ｃ７输入，放大后的信号由Ｃ７输出给缓冲、隔１２１１

基于cd4046锁相环的数字频率合成器电路设计

基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。

本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。

2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。

在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。

其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。

3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。

(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。

(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。

(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。

4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。

其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。

5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。

CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。

在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。

总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。

基于CD4046锁相环的频率合成器设计

4.频率输出范围700.00KHz-799.90KHz
三、确定电路组成方案
原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：
图2 1——999分频器
五、锁相环参数设计
本设计中，M固定，N可变。基准频率f2定为100Hz，改变N值，使N=7001~7999，则可产生f2=700.1KHz—799.9KHz的频率范围。锁相环锁存范围：
fmax=800.00KHz
fmin=700.00KHz
则fmax/fmin=1.1
使用相位比较器PC2
（三）、N分频的设计
根据本次课程设计的要求，需设计一个N=7000-7999的分频计。通过方案的比较采用四块CD4522构成。CD4522是可预置数的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：
PE（3）=1时，D1—D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1且计数器（Q1—Q4）减到0时，QC(12)=1 Cr(10)=1时，计数器清零。
3、拨动拨码盘，测输出频率
拨码盘
输出频率f（Hz）
输出波形
7000
700.00K
方波
7001
700.10K
方波
7051
705.10K
方波
7551
755.10K

锁相环及频率合成器的原理及电路设计方案介绍

锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。

由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。

自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。

如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。

随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。

随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。

高性能的频率源可通过频率合成技术获得。

随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。

由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。

1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。

PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。

PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。

PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。

射频锁相频率合成器的设计与仿真

ｂｂａｎｄｅｏｔｉｅ．ＫｅｒｓＲＦ；ｒｑｅｃｙｔｅｉｅ；ｌｐｆｔｒｙｗｏｄ：ｆｅｕｎｙｓｎｈｓｚｒｏｌ；ＡＤＳｓｍｕ￣ｉｎｉｅｉｌｏ
在现代通信系统中．频率源的频率稳定度和准确度的对要求越来越高．只采用晶振是不能满足需要的。而频率合成
摘要：频率合成器可以提供大量精确、定的频率作为无线通信设备的本振信号。简要介绍了锁相环频率合成器的稳基本原理．利用整数 Ⅳ 锁相芯片ＡＤＦ１２设计了一个宽波段的频率合成器。论了其中主要元器件的选择和环路并４１讨滤波器的设计，用先进设计系统（ｄａｃｄＤｅｉｎＳｓｅＡＤＳ仿真软件对设计方案进行频域和瞬态响应仿真，利Ａｖｎｅｓｙｔｍ，ｇ）并
文献标识码：Ａ
文章编号：１７ — ２６２１）８０９ — ３６４６３（００ — ０７０１
ＤｅｉｎａｄｓｍｕｌｔｏｆＲＦｓｇｎｉａｉｎｏＰＬＬｒｑｎｃｙｈｓｚｒｆｅｕｅｙｓｎｔｅｉｅ
ＱＮＮ，ＨＯｈｎ — ａＩａＺＵＳｅｇｕｎｙ（ｏｌｅｏｎｏｍｔｎａｄＣｍｎａｎＧｉｎＵｉｒ炒ｏｌｔｎｅｈｏｏｙｕｌ４０４ＣｉａＣｌｇｆｒａｉｏｍｕｉｔ，ｕｉｎｖｓｆＥｅｒｉＴｃｎｌ，Ｇｉｎ５１０，ｈｎ）ｅｆＩｏｎｃｉｏｌｅｃｏｃｇｉ

锁相式数字频率合成器的设计

课程设计题目：锁相式数字频率合成器的设计已知技术参数和设计要求：一、锁相式数字频率合成器设计方框图12344321晶体振荡器分频器1/N分频器1/M相位比较器压控振荡器可编程置数低通滤波器f sf f RoPLLo f /N1KHz2KHz 4KHz二、锁相式数字频率合成器设计要求1、要求设计出数字锁相式频率合成器的完整电路。

2、晶体振荡器部分要求用数字电路设计 (可以参考CD4060、74LS04等) 。

3、要求1/M 分频器分别产生，1KH Z 、2KH Z、4KH Z的方波信号，并且通过开关分别选择其中之一接入锁相环的相位比较器输入端作为f R 。

4、要求频率合成器输出的频率范围f 0分别为（0000~9999）×1KH Z 、（0000~9999）×2KH Z 、（0000~9999）×4KH Z ，并且设计出相对应的1/N 分频器(四位)。

5、锁相环型号：选择LM4046 、或CD4046。

石英晶体选择4.096MH Z 或8.192MH Z 等，其他集成电路及元器件根据设计要求自己选择。

6、用Protel 99SE 或Protel DXP 画出锁相式数字频率合成器的原理方框图、电路图、仿真波形图（仿真1/N 分频器和1/M 分频器输出信号波形）、然后画出PCB 图。

7、计算当F r =1KH Z 、2KH Z 、4KH Z 时1/M 分频器应该是多少分频，锁相式数字频率合成器输出频率计算：f 0=？（每个人计算f 0=？的要求见附录一电子表格）。

8、主要参数测试：包括晶体振荡器输出频率；1/M 分频器输出频率；1/N 可编程分频器的测试；锁相环的扑捉带和同步带测试方法；锁相环压控振荡器的控制特性曲线测试方法，（以上测试要说明用何种仪器）。

做出误差分析。

9、编写出数字锁相式频率合成器的课程设计报告。

工作量：1、数字锁相式频率合成器的总体设计。

基于AT89C51的锁相频率合成器的设计

第一章绪论1.1 锁相环路锁相环路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统，它在无线电技术的各个领域得到了很广泛的应用。

锁相环路有其独特的优良性能，它具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可作提供一系列频率高稳定的频率源；可进行高精度的相位与频率测量等等。

它具有调制跟踪特性，可制成高性能的调制器和解调器。

它具有低门限特性，可大大改善模拟信号和数字信号的解调质量。

70 年代以来，随着集成电路技术的发展，逐渐出现了集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，这就为锁相技术在更广泛的领域应用提供了条件。

锁相环是一个相位误差控制系统。

它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。

所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路。

本文采用锁相式频率合成的实现方法，实现中必须解决的关键技术问题是减小相位噪声，以满足用户提出的较为苛刻的相位噪声指标。

本课题是设计一个由单片机、定时计数器及单片机集成锁相环路组成的可程控频率合成器，所以设计过程会涉及到锁相环路、频率合成器和单片机方面的知识。

1.2 锁相技术发展锁相原理在数学理论方面，早在 30 年代无线电技术发展的初期就己出现。

1930 年己建立了同步控制理论的基础。

1932 年贝尔赛什(Bellescize)第一次公开发表了锁相环路的数学描述，用锁相环路提取相干载波来完成同步检波。

到了 40 年代，电视接收机的同步扫描电路中开始广泛地应用锁相技术，使电视图像的同步性能得到很大改善。

进入 50 年代，随着空间技术的发展，由杰斐(Jaffe)和里希廷(Rechtin)利用锁相环路作为导弹信标的跟踪滤波器获得成功，并首次发表了包含噪声效应的锁相环路线性理论分析的文章，同时解决了锁相环路最佳化设计问题。

基于单片机控制的lmx2572锁相频率合成器的设计与实现

Technology Study技术研究DCW7数字通信世界2020.010 引言近年来，卫星通信技术的快速发展和各类机载、车载、地面等终端设备的广泛应用，对终端设备的体积和功耗要求越来越高，传统的锁相环和压控振荡器为两种独立的器件，尺寸较大，无法满足越来越迫切的产品小型化需求[1][2][3]，本文利用ATMEL 公司的8位单片机ATTINY9结合TI 公司新一代集成VCO 的频合器LMX2572设计了一款输出频率为4875MHz 的锁相频率源。

设计要求：（1）相位噪声<-70dBc@100Hz ，<-80dBc@ 1kHz ，<-90dBc@ 10kHz ，<-100dBc@100kHz 。

（2）输出电平≥5dBm 。

1 硬件选择与实现1.1 硬件选择LMX2572是美国TI 公司2019年推出的一款低功耗、高性能宽带合成器，可以输出12.4MHz 到6.4GHz 之间的任何频率且不需要内部倍频，这就大大减少了混频输出的本振产生的分频和倍频杂散，PLL 可提供优异的性能，在3.3V 单电源中的电流消耗仅为75mA 。

LMX2572允许用户同步多个器件的输出，并可支持需要输入和输出之间具有确定延迟的应用并提供了一个可精准调节相位的选项，以解决电路板上或器件内的延迟不匹配问题；芯片内部的频率斜升发生器可在自动斜坡生成选项或手动选项中最多合成2段斜坡，以实现最大的灵活性。

通过快速校准算法，用户可在不到20μs 的时间内改变频率。

LMX2572集成了通过3.3V 单电源供电的LDO ，无需再配备板载低噪声LDO ，综合以上描述LMX2572为目前业界同类产品中比较领先的一款芯片，在100kHz 偏频和6.4GHz 载波的情况下具有-106dBc/Hz 的超低相位噪声[4]。

单片机选用的是ATMEL 公司ATTINY9芯片，该单片机是一个6个引脚的8位单片机，尺寸小，功耗低，其内部含有32Byte 的可编程可擦除存储器[5]。

锁相式数字频率合成器的设计实验报告解析甄选范文

锁相式数字频率合成器的设计实验报告解析实验四锁相式数字频率合成器的设计一．实验目的1. 掌握锁相环及频率合成器原理。

2. 利用数字锁相环CD4046设计制作频率合成器。

3. 利用有源滤波器将CD4046输出方波。

二．实验仪器1． DSO-2902示波器/逻辑分析仪一台 2．模拟信号源一台 3．锁相环电路板一个 4．微机一台5．微机专用直流电源一台三．实验原理1．锁相频率合成器原理锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。

即将某一基准频率经过锁相环（PLL ）的作用，产生需要的频率。

原理框图如图4-1所示。

图4-1 锁相环原理框图由图4-1可知，晶体振荡器的频率i f 经M 固定分频后得到步进参考频率REF f ，将REF f 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出d U 正比与两路输入信号是相位差，d U 经环路滤波器得到一个平均电压c U ，c U 控制压控振荡器（VCO ）频率0f 的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。

锁定后的频率为0//i REF f M f N f ==即()0/i REF f N M f N f ==⋅。

当预置分频数N 变化时，输出信号频率0f 随着发生变化。

锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围，详细原理见参考书。

2.CD4046锁相环工作原理数字锁相环CD4046由两个鉴相器、一个压控振荡器、一个源极跟随器和一个齐纳二极管组成。

鉴相器有两个共用输入端INPCA和INPCB，输入端INPCA既可以与大信号直接匹配，又可直接与小信号相接。

自偏置电路可在放大器的线性区调整小信号电压增益。

鉴相器Ⅰ为异或门，鉴相器Ⅱ为四组边沿触发器。

由于CD4046的两个鉴相器输入信号均为数字信号，所以称CD4046位数字锁相环。

锁相频率合成器的电磁兼容设计

通过对锁相频率合成器内部各功能电路之间的电磁兼容分析，综合工程设计经验的锁相频率合成器的电磁兼容设计应遵循以下原则：
（１）根据锁相频率合成器的使用环境和使用平台选择适合的元器件和连接器。
（２）在进行ＰＣＢ电路布局时，根据电路功能和工作频段进行分区布局，为了能够做好 “干扰源（ＶＣＯ） ”和 “敏感设备（鉴相器和环路滤波器）”的有效隔离，可将 “干扰源” 和 “敏感设备 ”分别设计成各自独立的ＰＣＢ
因此在进行锁相频率合成器的电磁兼容设计时需要考虑以下两方面内容：
（１）锁相频率合成器内部各功能电路之间的电磁兼容设计；
（２）锁相频率合成器与外部电路之间的
成为 “电磁干扰传播途径 ”的ＶＣＯ的控制电压ｖＴ和鉴相器的反馈信号传输线应避免与其他传输线构成平行走线，形成电磁干扰。如平行走线确实无法避免，则平行走线应尽量短，走线间距尽量大。当设计受到其他条件制约时，可在ＶＣＯ的ｖＴ引脚端布置滤波电容，电容越靠近引脚越好。在鉴相器的反馈信号传输线的适合位置布置滤波器，抑制干扰。
图２可以看到即使是简单的电子设备也是由各种功能电路模块构成的，电子设备能够在复杂的电磁环境中正常工作的前提就是确保这些功能电路模块不受电磁干扰正常工作，这就要求：
（１）功能电路模块内部各ＰＣＢ电路工作正常，互不干扰；
（２）功能电路模块不会受到外部电路干扰，这中间既包括电子设备内部的其他功：限制干扰源的电磁发射、控制电磁

pll频率合成与锁相电路设计

pll频率合成与锁相电路设计频率合成与锁相电路设计是电子工程中非常重要的主题。

频率合成是指通过组合不同频率的信号来生成新的频率信号的技术。

而锁相电路是一种控制系统，用于将一个振荡器的输出信号与另一个参考信号进行比较，并调整振荡器的频率，使其与参考信号同步。

下面我将从频率合成和锁相电路设计两个方面来详细解释。

首先，频率合成是通过将不同频率的信号进行合成来生成新的频率信号。

这可以通过数字信号处理技术或者模拟电路来实现。

在数字信号处理中，可以使用相位锁定环（PLL）来实现频率合成。

PLL是一种反馈系统，它通过比较输入信号和反馈信号的相位差来调整振荡器的频率，从而实现频率合成。

另一种常见的频率合成方法是使用分频器和相位加减器来实现频率倍增或者分频。

在模拟电路中，可以使用混频器和滤波器来实现频率合成。

其次，锁相电路是一种控制系统，用于将一个振荡器的输出信号与另一个参考信号进行比较，并调整振荡器的频率，使其与参考信号同步。

锁相电路通常包括相位比较器、环路滤波器、控制电压发生器和振荡器等组件。

相位比较器用于比较输入信号和参考信号的相位差，然后通过环路滤波器和控制电压发生器来调整振荡器的频率，使其与参考信号同步。

锁相电路在通信系统、雷达系统和惯性导航系统等领域有着广泛的应用。

在设计频率合成和锁相电路时，需要考虑许多因素，包括振荡器的稳定性、相位噪声、环路带宽、锁定时间等。

此外，还需要考虑电源噪声抑制、温度漂移补偿、环路稳定性分析等问题。

因此，频率合成和锁相电路的设计需要综合考虑电路设计、信号处理、控制系统等多个方面的知识。

总之，频率合成和锁相电路设计涉及到广泛的知识领域，包括信号处理、控制系统、电路设计等。

在实际应用中，需要根据具体的要求和限制来选择合适的设计方案，并进行系统级的分析和优化。

希望这个回答能够帮助你更好地理解频率合成和锁相电路设计。

锁相技术频率合成PPT课件

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2. 频率间隔
频率合成器的输出频率是不连续的，以点频方式出现，两相邻点频之间的间隔称为频率间隔，又称为频率分辨率。在锁相频率合成中，整数分频的频率间隔由参考频率fr决定，而小数分频的频率间隔由分频系数N.F中小数.F决定。由频率范围与频率间隔可以确定频率合成器的工作频率点数(波道数)。
下变频PLL频率合成器产生本振信号，且混频频率为
90MHZ。 FM收音机本振频率范围：98.7----118.7MHZ
fr 10KHz; fM 90MHz fo Nfr fM N 8702870
合成器需产生的信号 fo 频率范围。
调谐时，只需改变N，就可以搜索到频段内所有的电台信号。
④电台接收状态产生第一本机振荡信号 fL1和第二本机振
荡信号 fL2 。
混频1、
26.965— 27.405MHZ
混频1
第一中频 10.695MHZ
混频2
第二中频 455KHZ
2采用低本振方
f L1
fL1 16.270 16.710MHZ
式
fL2 fL2 10.24MHZ
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关键指标
计算第10及步n1, 2
根据已知公式计算
第5步
考虑噪声时的电路类型选择和参
数确定
第6步
选择PD类型计算Ud
第5步
第11步求出LF的元件参数
结束
计算电路参数
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本章小结
➢鉴相器的电路实现 ➢VCO的电路实现 ➢典型通用集成锁相环的构成及工作原理 ➢典型集成频率合成器的构成及工作原理
fo 和 fr 有相同的频率稳定度。由于N是可编程

集成电路课程设计——锁相环CD4046设计频率合成器

集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。

计算电路元件参数并选取元件O组装焊接电路。

调试并测量电路性能。

确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。

图中Rf使F1工作于线性放大区。

晶体的等效电感，Cl> C2构成谐振回路。

C1、C2可利用器件的分布电容不另接。

Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。

CD40103是BCD码8位分频器。

采用8位拨码开关控制分频大小。

输入的二进制大小即为分频器N分频。

图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。

如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。

电路图如下：500Hz信号从14脚输入。

3脚4脚接N分频电路，即40103分频电路。