数字集成电路期末复习2
数字集成电路复习笔记
数字集成电路复习笔记(总34页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--数集复习笔记By 潇然名词解释专项摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。
传播延时：一个门的传播延时tp定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。
tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。
传播延时tp 定义为这两个时间的平均值：tp=(tpLH+tpHL)/2。
设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。
它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。
定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。
设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。
速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。
公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。
换言之，载流子的迁移率是一个常数。
然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。
当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。
时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。
逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。
这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。
噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。
一个门对噪声的灵敏度是由低电平噪声容限NM L 和高电平噪声容限NM H 来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值：NM L =V IL - V OL NM H =V OH - V IH沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。
数字集成电路考试 知识点
数字集成电路考试知识点一、数字逻辑基础。
1. 数制与编码。
- 二进制、十进制、十六进制的相互转换。
例如，将十进制数转换为二进制数可以使用除2取余法；将二进制数转换为十六进制数，可以每4位二进制数转换为1位十六进制数。
- 常用编码，如BCD码（8421码、余3码等）。
BCD码是用4位二进制数来表示1位十进制数，8421码是一种有权码，各位的权值分别为8、4、2、1。
2. 逻辑代数基础。
- 基本逻辑运算（与、或、非）及其符号表示、真值表和逻辑表达式。
例如，与运算只有当所有输入为1时，输出才为1；或运算只要有一个输入为1，输出就为1；非运算则是输入和输出相反。
- 复合逻辑运算（与非、或非、异或、同或）。
异或运算的特点是当两个输入不同时输出为1，相同时输出为0；同或则相反。
- 逻辑代数的基本定理和规则，如代入规则、反演规则、对偶规则。
利用这些规则可以对逻辑表达式进行化简和变换。
- 逻辑函数的化简，包括公式化简法和卡诺图化简法。
卡诺图化简法是将逻辑函数以最小项的形式表示在卡诺图上，通过合并相邻的最小项来化简逻辑函数。
二、门电路。
1. 基本门电路。
- 与门、或门、非门的电路结构（以CMOS和TTL电路为例）、电气特性（如输入输出电平、噪声容限等）。
CMOS门电路具有功耗低、集成度高的优点；TTL门电路速度较快。
- 门电路的传输延迟时间，它反映了门电路的工作速度，从输入信号变化到输出信号稳定所需要的时间。
2. 复合门电路。
- 与非门、或非门、异或门等复合门电路的逻辑功能和实现方式。
这些复合门电路可以由基本门电路组合而成，也有专门的集成电路芯片实现其功能。
三、组合逻辑电路。
1. 组合逻辑电路的分析与设计。
- 组合逻辑电路的分析方法：根据给定的逻辑电路写出逻辑表达式，化简表达式，列出真值表，分析逻辑功能。
- 组合逻辑电路的设计方法：根据逻辑功能要求列出真值表，写出逻辑表达式，化简表达式，画出逻辑电路图。
2. 常用组合逻辑电路。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
数字集成电路复习要点
数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。
A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。
（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。
它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。
5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。
)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。
特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。
数字集成电路复习总结15页PPT
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29、在一切能够接受法律支配的人类 的状态 中，哪 里没有 法律， 那里就 没有自，也可以废除 法律。 ——塞·约翰逊
21、要知道对好事的称颂过于夸大，也会招来人们的反感轻蔑和嫉妒。——培根 22、业精于勤，荒于嬉；行成于思，毁于随。——韩愈
23、一切节省，归根到底都归结为时间的节省。——马克思 24、意志命运往往背道而驰，决心到最后会全部推倒。——莎士比亚
25、学习是劳动，是充满思想的劳动。——乌申斯基
谢谢！
数字集成电路复习总结
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26、我们像鹰一样，生来就是自由的 ，但是 为了生 存，我 们不得 不为自 己编织 一个笼 子，然 后把自 己关在 里面。 ——博 莱索
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27、法律如果不讲道理，即使延续时 间再长 ，也还 是没有 制约力 的。— —爱·科 克
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28、好法律是由坏风俗创造出来的。 ——马 克罗维 乌斯
数字集成电路复习总结
第二章 制作工艺
不同工艺层的作用 自对准工艺 设计规则：
设计规则
版图设计工程师和工艺工程师之间的接口 指导构造工艺掩模板 单位尺寸：最小线宽（版图中使用的单位） 可按比例变化的规则：lambda （λ）参数 绝对尺寸：微米规则
第三章 器件
MOS晶体管
加法器
十一章 设计运算功能块
超前进位加法器
点运算公式 11.4 加法树（对应点运算的公式） 基2-（基4-）GP点运算的电路实现（4位加法器的 进位逻辑表达式），图11.21 11.23 11.24 定义：阵列乘法器，部分积 波兹编码乘法器 保留进位乘法器 Wallace树乘法器
逻辑努力：F=GBH
第六章 CMOS组合逻辑门：其他门电 路
有比逻辑：
电阻负载： 伪NMOS：VM VIH、VIL、NMH、NML的计算 差分级联电压开关逻辑（逻辑电路设计和识别） 阈值电压损失及解决方法 互补传输管逻辑：电路设计
传输晶体管逻辑（电路设计）
动态CMOS门电路
Lcrit >> tpgate/0.38rc
导线的rc延时只有在输入信号的上升（下降）时间 小于RC时才予以考虑，即trise < RC
如果不满足上式，信号的变化将慢于导线带来的延迟， 因此采用集总电容模型就够了
© MJIrwin, PSU, 2000
第五章 CMOS反相器
电压转移特性（VTC）：不同区域pmos、 nmos工作状态
反向门阈值（中点）电压VM的近似计算 VIH、VIL的计算 NMH、NML的计算
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数电期末复习题 (2)
分析：使用三态门可以构成传送数据总线。题图 2-7 中所示电路均为单向总 线结构，即分时传送数据，每次只能传送其中一个信号。当 n 个三态门中的某一 个片选信号 EN 为 1 时，其输入端的数据经与非逻辑后传送到总线上；反之，当 所有 EN 均为 0 时，不传送信号，总线与各三态门呈断开状态（高阻态）。
解（5）：电路结构错误，CMOS 门电路输入端不允许悬空。 解（6）：电路结构错误，CMOS 门电路输入端不允许悬空。
解（7）： F7 = 1⋅ 0 = 1
2-6 TTL 门电路如题图 2-5 所示。 （1）写出电路输出Y1～Y3的逻辑表达式。 （2）已知输入A，B的波形如题图 2-5（d）所示，画出Y1～Y3的波形。
可认为无输入电流，输入端接电阻 R 时，没有电流流过，同时，CMOS 电路的
输入端不允许悬空。 解 （ 1 ）： G1 门 和 G2 门 均 为 TTL 门 时 ， 对 于 G2 门 ， 其 中 一 个 输 入 接 电 阻
20kΩ > Rion = 3.2kΩ ，接地负载上等效电平为逻辑高电平，与G1门的输出无关。 因此，电路输出 F 的逻辑表达式为
为逻辑低电平，因此
Y4 = A⋅ B ⋅ 0 ⋅ 0 = 1 若要实现Y4 = A⋅ B ，可改电路如题解 图 2-8（c）所示。
GND
1 A
1 B
& ≥1
A B
Y3
& Y2
100Ω
（a）
A B
（b） &
Y4
10kΩ （c）
题解 图2-8 解（2）：当电路中所示均为 CMOS 门电路时： 图（a）：可以正常工作。 图（b）：可以正常工作。 图（c）：不能正常工作。因为 CMOS 门电路输入端不能处于悬空状态。若
数字电路期末总复习知识点归纳详细
数字电路期末总复习知识点归纳详细一、简述亲爱的小伙伴们，又是一年一度的期末复习时刻来临了，这次复习的主角是数字电路知识。
让我们一起来看看哪些内容是重点，助力你的复习之旅吧！数字电路虽然听起来高大上，但其实与我们日常生活息息相关。
手机、电视、电脑等电子产品都离不开它。
因此掌握好数字电路知识，不仅对学习有帮助，还能更好地理解生活中的科技应用。
首先你得清楚数字电路的基本概念，比如什么是数字信号、什么是模拟信号。
这可是基础中的基础，得打好基础才能建起高楼大厦。
接下来是数字电路的逻辑门和逻辑代数，这些看似复杂的名词其实背后都有简单的逻辑原理，只要理解了就容易掌握。
别忘了组合逻辑和时序逻辑电路，它们是数字电路的核心部分，考试中的大题往往围绕它们展开。
此外数制与编码也不可忽视，它们在数字电路中有着举足轻重的作用。
1. 回顾本学期数字电路课程的重要性这个学期数字电路课程真是收获满满啊！时间过得飞快，转眼就要期末考试了，大家是不是觉得有必要好好复习一下呢？确实数字电路课程在电子信息技术领域可是非常关键的，这门课程就像打开了一扇神奇的大门，让我们了解了电子设备背后的秘密。
咱们学习的内容都是电子工程师必备的基础知识，对咱们未来无论是从事相关职业还是日常生活都很有帮助。
所以啊同学们，一定要重视这次的复习，为期末考试做好准备！这个段落力求简洁明了，使用口语化的表达方式，易于读者理解和接受。
同时加入了情感化的语气，增强了文章的人情味。
2. 复习目的与意义期末临近是时候开始我们的复习计划了，说到复习数字电路，可不是简单地过一遍课本，而是为了更好地掌握这门课的知识和技能，帮助大家在即将到来的期末考试中取得好成绩。
所以今天就来一起梳理下复习目的和意义，让大家明白为什么要这么认真地对待这次复习。
首先复习数字电路是为了巩固我们学过的知识，毕竟课本上的内容那么多，不可能一下子全记住。
通过复习我们可以再次梳理知识脉络，加深理解确保学过的内容都能牢牢掌握。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
（完整版）数字电路期末复习题及答案
（完整版）数字电路期末复习题及答案数字电路期末复习题及答案⼀、填空题1、数字信号的特点是在时间上和幅值上都是断续变化的，其⾼电平和低电平常⽤1 和0 来表⽰。
2、分析数字电路的主要⼯具是逻辑代数，数字电路⼜称作逻辑电路。
3、逻辑代数⼜称为布尔代数。
最基本的逻辑关系有与、或、⾮三种。
常⽤的⼏种导出的逻辑运算为与⾮或⾮与或⾮同或异或。
4、逻辑函数的常⽤表⽰⽅法有逻辑表达式真值表逻辑图。
5、逻辑函数F=A B C D+A+B+C+D= 1 。
6、逻辑函数F=ABA+++= 0 。
BABBA7、O C门称为集电极开路门，多个O C门输出端并联到⼀起可实现线与功能。
8、T T L与⾮门电压传输特性曲线分为饱和区、转折区、线性区、截⽌区。
9、触发器有2个稳态，存储8位⼆进制信息要8个触发器。
10、⼀个基本R S触发器在正常⼯作时，它的约束条件是R+S=1，则它不允许输⼊S=0且R=0的信号。
11、⼀个基本R S触发器在正常⼯作时，不允许输⼊R=S=1的信号，因此它的约束条件是R S=0。
12、在⼀个C P脉冲作⽤下，引起触发器两次或多次翻转的现象称为触发器的空翻，触发⽅式为主从式或边沿式的触发器不会出现这种现象。
13、施密特触发器具有回差现象，⼜称电压滞后特性；单稳触发器最重要的参数为脉宽。
14、半导体数码显⽰器的内部接法有两种形式：共阴接法和共阳接法。
15、对于共阳接法的发光⼆极管数码显⽰器，应采⽤低电平驱动的七段显⽰译码器。
16、寄存器按照功能不同可分为两类：移位寄存器和数码寄存器。
17、时序逻辑电路按照其触发器是否有统⼀的时钟控制分为同步时序电路和异步时序电路。
⼆、选择题1、⼀位⼗六进制数可以⽤ C 位⼆进制数来表⽰。
B.２C.４D. 162、⼗进制数25⽤8421BCD码表⽰为 B 。
A.10 101B.0010 0101C.100101D.101013、以下表达式中符合逻辑运算法则的是D。
A.C·C=C2B.1+1=10C.0<1D.A+1=14、当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n5、在何种输⼊情况下，“与⾮”运算的结果是逻辑0。
数字集成电路设计_三江学院中国大学mooc课后章节答案期末考试题库2023年
数字集成电路设计_三江学院中国大学mooc课后章节答案期末考试题库2023年1.λ设计规则中λ一般是特征尺寸的（）答案:1/22.GDSII数据是现阶段通用的一种标志版图描述语言，采用（）记录版图信息。
答案:二进制3.戒指的英文ring，它是一个（）的布局。
答案:环形4.在整个芯片设计中，从布图规划到完成布局一般需要占据整个物理实施的（）时间。
答案:1/35.（）的阻值最小。
答案:铝层6.电路处于等待或不激活状态时泄漏电流所产生的功耗是（）答案:静态功耗7.Synopsys公司分析SI的工具是（）答案:PT8.考虑功耗估计效果最好的阶段是（）答案:系统级9.功耗约束文件是（）答案:CPF10.静态时序分析的英文（）答案:STA11.指触发器的时钟信号上升沿到来以前，数据稳定不变的时间是（）答案:setup time12.下面哪个是现在在使用的特征工艺尺寸（）答案:32nm180nm7nm13.时间路径通常有（）答案:寄存器时钟端口到寄存器数据端口基本输入到基本输出基本输入到寄存器数据端口寄存器时钟端口到基本输出14.预防和修复串扰的方法是（）答案:加入缓冲器将关键信号线屏蔽转换到另一层连线增加走线间隔15.导线是一个复杂的几何形体，它能引起（）寄生参数效应。
答案:电容电感电阻16.理想导线的性能：（）答案:在导线一端发生的电压变化为立即传到另一端任何时刻在导线的每一段上都有相同的电压没有附加任何参数和寄生元件17.深亚微米工艺是（）答案:25nm130nm18.开关功耗的特点（）答案:与负载电容成正比与电路的工作频率成正比与电压的平方成正比19.为什么电源走线选用最上面的金属层？答案:高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。
顶层金属的宽度较宽，不仅可以提高抗EM的能力，也可以减小IR drop。
数字电路期末总复习知识点归纳详细
第1章 数字逻辑概论一、进位计数制1.十进制与二进制数的转换2.二进制数与十进制数的转换3.二进制数与16进制数的转换 二、基本逻辑门电路 第2章 逻辑代数表示逻辑函数的方法，归纳起来有：真值表，函数表达式，卡诺图，逻辑图及波形图等几种。
一、逻辑代数的基本公式与常用公式 1）常量与变量的关系Ａ+0＝Ａ与Ａ=⋅1ＡＡ+1＝1与00=⋅AA A +＝1与A A ⋅＝0 2）与普通代数相运算规律 a.交换律：Ａ+Ｂ＝Ｂ+Ａb.结合律：（Ａ+Ｂ）+Ｃ＝Ａ+（Ｂ+Ｃ）c.分配律：)(C B A ⋅⋅＝+⋅B A C A ⋅ 3）逻辑函数的特殊规律a.同一律：Ａ+Ａ+Ａb.摩根定律：B A B A ⋅=+，B A B A +=⋅ b.关于否定的性质Ａ＝A 二、逻辑函数的基本规则 代入规则在任何一个逻辑等式中，如果将等式两边同时出现某一变量Ａ的地方，都用一个函数Ｌ表示，则等式仍然成立，这个规则称为代入规则例如：C+⋅⋅⊕BBA⊕AC可令Ｌ＝CB⊕则上式变成LA⋅＝C+LA⋅=⊕⊕LA⊕BA三、逻辑函数的：——公式化简法公式化简法就是利用逻辑函数的基本公式与常用公式化简逻辑函数，通常，我们将逻辑函数化简为最简的与—或表达式1）合并项法：利用Ａ+1=A=⋅⋅, 将二项合并为一项，合并时可消去一个变量B=A+AA或AB例如：Ｌ＝B A+BA=(C+)=ACABCCB2）吸收法利用公式A+，消去多余的积项，根据代入规则B⋅A⋅可以是任何一个复杂的逻辑ABA=式例如化简函数Ｌ＝E B+AB+DA解：先用摩根定理展开：AB＝BA+再用吸收法Ｌ＝E B+AB+AD3）消去法利用B+消去多余的因子=A+B AA例如，化简函数Ｌ＝ABCA++B A+BBEA解：Ｌ＝ABC+A+B A+BBEA4)配项法利用公式C=+⋅⋅将某一项乘以（A++⋅AABBCCBAA⋅A+），即乘以1，然后将其折成几项，再与其它项合并。
例如：化简函数Ｌ＝B AA+B++CBCB解：Ｌ＝B AA++B+BCCB2.应用举例将下列函数化简成最简的与－或表达式1）Ｌ＝A++A+BDDDCEB2) L=ACCA++BB3) L=ABCDAB+++CCBA解：1）Ｌ＝AA++B+BDDDCE2) L=ACA++BCB3) L=ABCD++AB+CBCA四、逻辑函数的化简—卡诺图化简法：卡诺图是由真值表转换而来的，在变量卡诺图中，变量的取值顺序是按循环码进行排列的，在与—或表达式的基础上，画卡诺图的步骤是：1.画出给定逻辑函数的卡诺图，若给定函数有n个变量，表示卡诺图矩形小方块有n2个。
数字集成电路期末考试复习考试试题
数字集成电路复习 前言：看完后一定要自己默写一遍一. 确定组合逻辑延时最小时的尺寸？page186反相器：1，三输入与非门：5/3，二输入与非门：5/3输出负载是一个电容，其电容为第一级（最小尺寸的反相器）输入电容的5倍，因此该电路的等效扇出为1/5L g F C C ==二.用图解的方法得到电压传输特性曲线求解图中门的阈值电压V TN？三. 一个ＰＭＯＳ管的阈值电压为－０．４Ｖ，计算ＶＳＢ＝２．５Ｖ，20.6TV Φ=−时的阈值电压？Page64四. 绘制ＣＭＯＳ反相器的版图？五.一个ＣＭＯＳ反相器，Ｋr＝１,ＶＤＤ＝５Ｖ,ＶＴＮ＝０.８Ｖ,ＶＴＰ＝－１Ｖ，Ｃｏｘ＝４Ｆ／ｃｍ２，ｕｎ＝５００ｃｍ２／Ｖｓ，ｕｐ＝２００ｃｍ２／Ｖｓ．由逻辑阈值点确定的最大噪声容限为多少？六.根据如下的逻辑关系式合成ＣＭＯＳ逻辑门，画出原理图()=+⋅+F D A B C七.看版图，画原理图八.看图４，分别是什么器件，关键尺寸是多少？并写出详细的分析过程？九.补充内容(1).趋肤效应：与频率有关，高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。
(2).噪声是指在逻辑节点上不希望发生的电压和电流的变化，一个门的稳态参数衡量的该电路对制造过程中发生偏差和噪声干扰的稳定性。
(3).噪声源的类型：与信号摆幅Vsw成正比的噪声。
它对信号节点的影响用gVsw来表示；固定噪声。
它对信号节点的影响等于fVnf,Vnf是噪声源的幅值，而f是从噪声到信号节点的传递函数。
(4).简述ＣＭＯＳ反相器噪声容限的定义：所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离的最大允许值，若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号转化翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。
(5).扇入：一个门的扇入定义为该门输入的数目。
扇出：表示连接到驱动门输出端的负载门的数目N，增加一个门的扇出会影响它的逻辑输出电平。
数字集成电路复习
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开关延时模型
A
Rp
Rp
A
B
Rn
CL
B
Rn
Cint
A
NAND2
Req A
Rp A
Rn
CL
A
INV
Rp B
Rp
Cint
A
Rn
Rn
CL
A
B
NOR2
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输入波形对延时的影响
Rp
Rp
AB
Rn
CL
A
Rn
Cint
B
• 延时与输入波形有关 • 输出低到高的转换
From 3.38
knVDSAT ,n (VM
VT ,n
VDSAT 2
,n
)
k
Vp DSAT
,
p
(VM
VDD
VT , p
VDSAT , p ) 2
0
VM
(VT
,n
VDSAT ,n 2
)
r (VDD
1 r
VT , p
VDSAT , p ) 2 当r
k Vp DSAT , p knVDSAT ,n
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晶体管尺寸规则
假定典型p/n管比例为2/1 —并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快) —串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻)
Rp
Rp
2A
B2
单个信号 Rn
CL
输入电容 2 B
为INV的4/3
2 Rn
Cint
A
Rp 4B
4
Rp
A
北京工业大学集成电路期末复习资料2
第一章：填空：1.等比例缩小理论包括恒定电场（CE）等比例缩小定律、恒定电压（CV）等比例缩小定律、准恒定电场（QCE）等比例缩小定律。
名词解释：1.摩尔定律：Intel公司创始人之一Moore预测集成电路的集成度大约是每18个月翻一番，称为摩尔定律。
2.CMOS集成电路要把NMOS和PMOS两种器件做在一个芯片里。
3.CMOS集成电路是利用NMOS 和PMOS的互补性来改善电路性能的，因此叫做CMOS集成电路。
在P型衬底上用N阱工艺制作CMOS集成电路。
第二章：填空：集成电路加工的三个基本操作为：1形成某种材料的薄膜，2在各种材料的薄膜上形成需要的图形，3通过掺杂改变材料的电阻率或杂质类型。
名词解释：闩锁效应：在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。
PNP晶体管的集电极和NPN晶体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应CMOS版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制称为版图设计规则。
浅沟槽隔离工艺：浅沟槽隔离是采用现代刻蚀技术实现很大的纵横比沟槽，然后采用CVD 方法淀积SiO2从而形成用于隔离的沟槽。
所示为MOS晶体管结构图，请写出图中字母A至F所对应部位的中文名称，并以NMOS 为例简述MOS晶体管的工作原理。
（5分）图 11． 请画出电路图并解释N 阱CMOS 结构中的闩锁效应。
(6分)由于N 阱CMO S 结构中的横向寄生NPN 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。
《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS 管=1，PMOS 管=2。
14. 分析下列动态电路的功能。
OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。
17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
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时钟抖动
静态时序分析
系统中的最长路径
静态时序分析
系统中的最断路径
运算逻辑电路与存储器
加法器
行波进位加法器 Manchester 进位链 进位旁路加法器 线性进选择位加法器 平方根进选择位加法器
要求理解并画出简单框图
乘法器
进位保留乘法器 Wallace Tree
存储器单元类型与比较
NAND/NOR ROM
NAND Flash Memory
SRAM DRAM
器架构，存储器）
集成电路基础知识
CMOS工艺中包含哪些层次？
铜互连技术的优点 电阻率小，电迁移不明显
集成电路基础知识
简述闩锁效应的工作原理，画出电路图。
集成电路基础知识
数字集成电路设计的基本流程
集成电路基础知识
晶体管等比例缩小
晶体管工作特性
截至区，线性区，饱和区 的I-V曲线与Hale Waihona Puke 算期末复习任俊彦 叶凡
复旦大学专用集成电路与系统国家重点实验室
考试信息
时间： 1月10日(周四)下午13:30-15:30 地点： Z2107
考试形式: 闭卷 类型：选择题+问答题 含一定数量计算，请带好计算器
主要知识点
集成电路基础知识
晶体管工作特性分析和计算 反相器特性分析和计算 CMOS静态互补逻辑的电路级、版图设计 时序电路（寄存器与锁存器）与静态时序分析 运算逻辑电路和存储器（全加器，加法器架构，乘法
1 'W 2 I D kn VGS VT 2 L
W ID k L
' n
2 VDS ( V V ) V T DS GS 2
短沟道器件的二阶效应与原因
反相器特性分析和计算
反响器性能分析与计算 VOH，VOL，VM 翻转能量，一阶RC模型下的延时 噪声容限，静态功耗
CMOS静态互补逻辑的电路级、 版图设计
CMOS静态逻辑设计与版图
A VDD j i X B C
GND
CMOS逻辑与传输门逻辑、有比逻辑、动态逻辑的比
较
时序电路（触发器、锁存器）
存储机制
时序电路类型 C2MOS，TSPC，脉冲型寄存器，施密特触发器
静态时序分析
时钟的非理想性——偏差
反响器链延迟与功耗
t p t p, j
j 1
N
C gin, j 1 , C gin, N 1 CL t p 0 1 C gin, j i 1
N
2 Ptot VDD 1 C C i L i