最新FPGA软件验证技术(上)
FPGA_验证流程综述
FPGA验证流程综述张勇 陈逸韬深圳市国微电子有限公司 广东深圳 518000摘要：现场可编程门阵列（Field-Programmable Gate Array，FPGA），也被称为FPGA芯片，在通信、安防、工业等领域有着举足轻重的作用。
随着FPGA芯片的规模不断扩大、性能不断提升，其模块数量、电路网表规模、连接复杂度也随之增加。
在此趋势下，如何有效地提升大规模FPGA电路的验证效率与验证完备性变得更为重要。
一个完整的、有针对性的、结构性的验证流程方法，能更全面地对电路设计情况进行覆盖性检查，确保FPGA芯片功能的正确性。
详细叙述从底层到顶层（模块级、子系统级、全芯片级）的FPGA芯片验证方式，包括它们各自的验证方法、流程与侧重等细节，探讨了这种方式是如何帮助FPGA验证工作进行的。
关键词：FPGA芯片 验证效率 验证流程方法 全芯片级验证中图分类号：TN40;TN791文献标识码：A 文章编号：1672-3791(2024)04-0020-03 An Overview of the FPGA Verification ProcessZHANG Yong CHEN YitaoShenzhen State Microelectronics Co., Ltd., Shenzhen, Guangdong Province, 518000 China Abstract:The field-programmable gate array (FPGA) is also known as the FPGA chip, and it plays a crucial role in fields such as communications, security and industry. As the scale of FPGA chips continues to expand and their performance continues to improve, their number of modules, size of circuit netlists and connection complexity also increase. In this trend, how to effectively improve the verification efficiency and completeness of large-scale FPGA circuits has become more important. A complete, targeted and structured verification process method can compre⁃hensively check the coverage of circuit design and ensure the correctness of the function of FPGA chips. This paper detailedly describes the verification method of FPGA chips from the bottom layer to the top layer (module-level, subsystem-level, full chip-level), including details such as their respective verification methods, processes and em⁃phases, and explores how this method helps FPGA verification work.Key Words: FPGA chip; Validation efficiency; Validation process method; Full chip-level validation1 FPGA分层级验证1.1 验证层级分类根据验证侧重点，验证分为3个层级：模块级、子系统级与全芯片级。
FPGA设计验证中的软硬件协同仿真测试方法
FPGA设计验证中的软硬件协同仿真测试方法孙秀睿【摘要】在FPGA设计验证中通常采用软件仿真的手段验证功能的正确性,有时也会配合采用硬件仿真手段,但软件仿真和硬件仿真分别存在仿真过程耗时长和可监测性差的不足,难以很好地满足FPGA验证工作的需求.针对FPGA验证工作中软件仿真和硬件仿真的局限性,通过对软仿、硬仿及软硬协同3种仿真手段进行比较,提出软硬件协同仿真的基本原理及技术手段.在软硬件协同仿真平台上分别对桌基带FPGA软件和某采集控制FPGA软件进行实例验证,并与采用纯软件仿真的结果进行比较.结果表明:相对算法复杂度较高的某基带FPGA软件,纯软件仿真所耗时间为软硬件协同仿真的10倍;相对控制复杂度较高的某采集控制FPGA软件,纯软件仿真所耗时间为软硬件协同仿真的30倍.实验结果证明了该软硬件协同仿真技术的可行性和高效性.【期刊名称】《南通大学学报（自然科学版）》【年(卷),期】2016(015)003【总页数】5页(P41-44,66)【关键词】FPGA验证;软件;硬件;协同仿真;测试【作者】孙秀睿【作者单位】中国工程物理研究院计算机应用研究所,四川绵阳621900【正文语种】中文【中图分类】TN492为了满足速度、集成度和灵活性要求，FPGA已经成为信号处理系统、控制系统和其他数字系统不可或缺的核心单元.设计师采用硬件描述语言完成代码编写工作后，需要验证代码设计与需求的一致性和正确性，验证工作越充分，越能尽早地多暴露缺陷，避免造成问题的堆积及设计后期的被动弥补，有利于加快设计进度并提升设计的可靠性.在HDL仿真器中用纯软件仿真方式进行前仿真和后仿真是常用的验证手段［1］.但随着设计需求的不断发展，使用的FPGA芯片规模正呈现指数式上升，日益流行的IP核的使用和嵌入式CPU的应用，导致功能性验证变得越来越复杂.当设计集成度突破百万门级之后，验证所需要花费的时间和难度远远超过设计本身，传统的纯软件验证手段已经远落后于设计发展的速度，采用纯软件仿真方法完成整个设计的全功能仿真耗时非常严重，而且经常导致内存溢出等不可恢复错误；硬件仿真手段对于中间信号的监测十分不便，故障定位难度大.如何采用新的验证思想和验证手段提高验证效率，减少验证复杂度，缩短验证时间，将成为验证工作关键的一环，本文在这一需求背景下提出了软硬件协同仿真技术.FPGA软硬件协同仿真验证技术基于FPGA芯片的硬件平台，通过把待验证的设计映射到这些可配置、可编程的硬件仿真平台上，测试激励则继续保留在软件仿真平台上，通过HDL仿真工具提供的外部编程语言接口（PLI/VPI）实现硬件仿真平台和软件仿真平台相互通信.工程师利用PLI/VPI接口创建自己的系统调用任务和系统函数，通过C语言编程对测试验证进行辅助仿真，完成整个FPGA设计的全面测试和验证［2］.软件仿真、硬件仿真和软硬件协同仿真的结构比对如图1所示.图中，虚线左上侧为软件仿真模式，测试激励和被测件均运行在HDL仿真器中；虚线左下侧为硬件仿真模式，测试激励和被测件均运行在FPGA芯片中；虚线右侧为软硬件协同仿真模式，由于被测软件类型的多样性，大部分都不能原封不动地直接下载到仿真平台上运行，而是需要把被测件进行区分，分为可综合部分和不可综合部分.不可综合指硬核、原语等与器件紧密相关的部分，其余的则为可综合.被测件的可综合部分运行在硬件仿真平台上，测试激励和不可综合的部分代码运行在HDL仿真平台上，FPGA与HDL仿真器间的数据传输由仿真器提供的编程语言接口（PLI/VPI）来实现.PLI/VPI为verilog/vhdl代码调用C语言编写的函数提供了C语言动态链接程序与仿真器的接口［3］.在协同仿真过程中，用户在verilog/vhdl语言编写的测试激励中调用这些接口函数，C函数将数据及其他信息传递给HDL仿真器，实现测试激励的下传及硬件仿真结果的上传，执行C函数可以像仿真verilog/vhdl代码一样进行仿真，达到verilog/vhdl语法不能实现的功能.2.1 软件仿真软件仿真是在进行可编程逻辑软件功能测试时，仿真引擎运行在服务器或PC机上，被测件的顶端被施加激励，在HDL仿真器中进行动态仿真，包括行为级仿真和时序仿真，并实时监测仿真结果［4-5］.软件仿真的特点是调试方便，结果直观，但速度慢.对于规模较小的设计来说，这种验证方式不失为一种行之有效的技术手段，但当设计规模呈指数级增加，尤其是设计中存在大数据量复杂运算的情况下，传统的纯软件仿真验证手段立刻显示出其局限性.同时，在FPGA设计的验证工作中，需要不断的修改和完善测试激励以达到更高的测试覆盖率，这样的工作方式需要多次执行全模块级的功能仿真，而仿真效率低下的纯软件仿真环境已经远远不能满足验证工作需求.2.2 硬件仿真硬件仿真是将被测件及测试激励共同综合编译及布局布线，形成烧结文件后下载到硬件平台上；或是将测试激励预先存储在存储芯片中，被测件运行在FPGA芯片上［6-7］.在硬件上电运行过程中，被测件自动读取测试激励产生的数据进行处理，得到处理结果后输出到测试端口上，再借助示波器或频谱分析仪等测试工具在测试端口上对输出结果进行监测和判读.硬件仿真的好处在于仿真速度快，无论设计的规模有多大，复杂度有多高，其运行时间相对于测试向量的运行时间基本是一样的.缺点是不能对过程进行监测，可见程度差，一旦出现错误，工程师进行故障定位难度大，即使在设计中插入嵌入式逻辑分析仪，受到测试深度与测试端口数量的限制，使用不便；且嵌入式逻辑分析仪会占用FPGA逻辑资源，并影响布局布线结果；此外，由于测试激励需要不断地修改和完善以达到更高的测试覆盖率，如果测试激励发生变化，需重新进行编译和烧写，不利于验证工作效率的提升.2.3 软硬件协同仿真软硬件协同仿真是将设计中可综合部分经综合和布局布线后下载到硬件仿真平台上运行，而将设计中不可综合的部分运行在HDL仿真器上，同时测试向量也运行在HDL仿真器上，FPGA与HDL仿真器间的信息交换由仿真器提供的硬件编程语言接口（PLI/VPI）来完成，实现测试激励的下传和硬件仿真结果的回读，最后将软硬件仿真后的结果进行拼接得到最终的仿真输出.软硬件协同仿真平台结构示意图如图2所示，其中软件平台为运行在主机上的HDL仿真器，硬件平台为基于FPGA芯片的通用原型验证板卡，主机与原型验证板通过通用总线连接，在通用总线控制器的控制下进行原型验证板卡与主机之间的通信.软硬件协同仿真吸取了软件仿真和硬件仿真的优点，既有软件仿真具备的易于故障定位的特点，又有硬件仿真具备的仿真速度快的优势，软硬件优势互补，为功能仿真提供了更好的技术手段.除了具备提高仿真效率的优势外，由于大量的数据运算都在硬件中完成，不需要使用HDL软件仿真器进行运算，所以协同仿真可以轻松处理来自外场试验和各种系统联试产生的大量试验数据.此外，复杂测试向量的产生可以跳出verilog/vhdl的测试激励的编写限制，而使用C/C++/SystemC等语言编写复杂测试向量［8］，大大丰富了测试向量的生成能力和测试范围.而且，硬件平台具备丰富的硬件资源，这些资源可以在FPGA设计验证过程中避免使用复杂的HDL模型来模拟这些硬件，丰富了硬件仿真与测试的模型，从而更进一步简化了验证工作，提高了验证工作的效率.硬件仿真加速流程可以大致划分为预处理、封装、编译综合和仿真执行等4个步骤［9］：1）预处理可以在设计调试的集成开发环境中完成代码预处理，也可以在编辑器中完成.在这一步，对被测件进行分割，单独提取代码中需要放入HDL仿真器中运行的部分，与测试激励文件放在软件平台中，同时对被测代码进行相应地修改，确保原设计连接关系不变；2）封装在对被测件进行预处理后，将经过预处理后需要运行在硬件仿真平台上的模块进行封装，去掉I/O和管脚约束，将整个设计的顶层另封装一个外壳，所有的I/O信号都被收集到BUFG中，同时，插入PLI/VPI接口的通信模块，此通信模块用于HDL仿真器与FPGA之间的数据通信；3）编译综合将封装后的代码进行编译综合，得到烧结文件，下载配置到硬件平台的FPGA芯片上，此时，软硬件协同仿真所需要的通路建立完毕，软件仿真平台和硬件仿真平台状态均准备好；4）仿真执行在HDL仿真器中完成.在这一步中，测试激励通过数据传输总线和通信接口模块下载到下位机，硬件仿真的处理结果又经过这条通路回传到上位机的HDL仿真器，完成数据的交互.下面举例来说明预处理过程.假设FPGA设计的顶层文件dut_top包含2个模块，分别是U1和U2，顶层端口信号为a_in，b_in，c_in 3条输入及data_out 1条输出.如果不对被测件进行分割，则stimulus_module运行在HDL仿真器中，dut_top将作为整体被封装下载到硬件仿真平台上运行，此时代码示意如下：现在将U1模块单独提出，放入HDL仿真器中运行，则需对上面的代码进行修改：U1模块从dut_top模块中剥离出来，和stimulus_module运行在HDL仿真器中，dut_top经编译综合后下载到硬件仿真平台上，信号连接关系与预处理之前保持不变.采用软硬件协同仿真方法对某基带系统FPGA软件和某采集控制FPGA软件进行实测验证，同时采用纯软件仿真方法对这2个软件进行仿真.计时仿真时间，比较协同仿真方法和纯软件仿真的效率.在选择被测件时，除了考虑到设计规模的因素外，还充分考虑了算法为主和控制为主两种情况，其中基带系统FPGA软件设计为中等设计规模，但设计中存在大量复杂的数学运算；而采集控制FPGA软件以状态控制为主，只有少量的数学运算.实测结果如表1所示.从表1中可以看到，不论是算法复杂度较高的FPGA设计还是控制逻辑复杂度较高的FPGA设计，协同仿真的速度较纯软件仿真方法相比有不同程度的提高.不过该软硬件协同仿真方法需要注意：在进行代码预处理时，尽量减少从设计中剥离出的模块的数量.如果过多地将模块从设计中分割出来放入HDL仿真器运行，不仅增加了修改设计的工作量，而且会由于上下位机之间的信号连线过多，导致上下位机之间过于频繁地数据交互，反而会拖累协同仿真速度.采用软硬件协同仿真技术，降低了仿真复杂度，缩短了验证周期，验证效率大大提升.经实测，采用协同仿真验证技术与纯软件仿真手段相比，仿真速度提高数十倍；且与硬件仿真手段相比，协同仿真具备更好的可见性，能够实时对输出结果进行监测，有利于快速发现问题和故障定位，很好地满足了验证工作效率和准确性的要求.【相关文献】［1］孟宪元，钱伟康.FPGA嵌入式系统设计［M］.北京：电子工业出版社，2007.［2］来晓岚.数字系统硬件/软件协同设计（Codesign）技术［J］.电子技术应用，1999，25（9）：47-49.［3］王泉，史维峰，田泽.一种基于SymtemC的系统级软硬件协同设计新模型［J］.电子技术应用，2009，35（8）：148-151.［4］张炯，董西路.航电系统数字化综合验证平台的设计［J］.计算机仿真，2014，31（6）：32-35.［5］吕欣欣，刘淑芬.FPGA通用验证平台建立方法研究［J］.微电子学与计算机，2010，27（5）：46-49.［6］李丽斯，崔志华，殷晔，等.基于 FPGA的 PCIe总线DMA控制器的设计与验证［J］.计算机测量与控制，2014，22（4）：1166-1168.［7］郭利，赵会龙.基于FSM的可编程集成芯片功能测试［J］.计算机测量与控制，2011，19（3）：519-521.［8］胡军强，李津生，洪佩琳.基于Modelsim FLI接口的FPGA仿真技术［J］.电子技术应用，2002，28（7）：75-77.［9］李云松，宋锐，雷杰，等.Xilinx FPGA设计基础［M］.西安：西安电子科技大学出版社，2008.。
FPGA设计基础-第4章设计验证PPT课件
4.1.3 Top-Down/Bottom-Up 验证方法
Top-Down 验证法
1. 系统级验证 ：根据系统规范对系统进行建模， 并对建立的模型进行验证。
2. 功能验证：验证设计的RTL代码应符合系统规 范。主要方法--功能仿真(形式化验证为辅)。
3. 门级网表验证： 通过功能仿真或形式化工具 检验RTL代码和综合后网表的是否相等。
4. 时序验证：验证综合后含有延时信息的网表时 序是否满足要求。对于同步设计一般通过静态 时序分析工具完成验证。
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4.1.3 Top-Down/Bottom-Up 验证方法
Bottom-Up 验证法
1. 模块级验证----验证模块的各种工作情况，保 证每个单元的设计质量。
2. 子系统验证、系统级验证 ----分层次组装模块 进行子系统验证直至完成系统级验证。
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4.1.5 仿真工具
验证人员在仿真器中，通过 testbench 为设计提供输入激励(为电路建立模拟工作 环境)，仿真器通过一定方式与验证人员交 互，将电路的输出状态随环境变化的信息反 映给验证人员 。
业界常用的仿真器有：Cadence 的 NCVerilog, Synopsys的VCS 和 Mentor的 ModelSim
的目的是为了保证设计实现与设计规范是一 致的，保证从设计规范开始，经过一系列变 换后得到的网表与最初的规范是一致的，整 个变换的过程是正确的。
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4.1 验证概述
FPGA设计可能包含的几个变换：
1. 从自然语言表述的系统规范变换成完整的、可 验证和无二义性的系统规范。
2. 从系统规范变换成可实现的模块设计规范。 3. 从模块设计规范变换成RTL及代码描述。 4. 从RTL代码通过综合工具变换成门级网表。 5. 从门级网表通过后端布局布线工具变换成具有
基于软、硬件协同的FPGA软件交联仿真验证技术
2017年第4期 导 弹 与 航 天 运 载 技 术 No.4 2017 总第354期 MISSILES AND SPACE VEHICLES Sum No.354收稿日期：2016-11-26；修回日期：2017-04-15作者简介：刘海山（1982-），男，工程师，主要研究方向为电力电子与电力传动及嵌入式软件文章编号：1004-7182(2017)04-0072-06 DOI ：10.7654/j.issn.1004-7182.20170417基于软、硬件协同的FPGA 软件交联仿真验证技术刘海山，乔 森，丁怀龙（北京精密机电控制设备研究所，北京，100076）摘要：针对型号伺服控制系统硬件架构特点，提出一种基于软、硬件协同的现场可编程门阵列（Field Programmable GateArray ，FPGA ）软件交联仿真验证技术，利用黑白盒测试相结合的思想，分别建立软件仿真验证环境和硬件仿真验证环境；应用器件建模技术，在软件仿真验证环境中构建一个近似于真实的、虚拟的硬件运行环境；简化传统的FPGA 设计验证流程，将验证的重点只放在功能和时序上，在保证验证全面性的前提下提高验证效率；利用故障仿真分析技术，充分检验FPGA 软件的可靠性、抵御故障的能力及抗干扰能力。
关键词：软、硬件协同；FPGA 软件；交联仿真；器件建模 中图分类号：TP391.9 文献标识码：AField Programmable Gate Array Hardware-Software Co-Simulation VerificationLiu Hai-shan, Qiao Sen, Ding Huai-long(Beijing Research Institute of Precise Mechatronic and Controls, Beijing, 100076)Abstract: A FPGA hardware-software co-simulation technology is presented in this paper based on servo control systemhardware architecture and white box and black box software testing method. A software simulation experiment system, approximately equivalent to electric arc furnace system is established based on component modeling technology. The software simulation experiment system just brings forward key technology in the circuit function and timing to ensure the comprehensiveness and high efficiency. The FPGA software can achieve high reliability and good anti-interference ability by the software simulation experiment system and modeling and fault simulating technology.Key words: Hardware-software; Field programmable gate array; Co-Simulation; Component modeling0 引 言在新型战略武器及运载型号伺服系统的研制中，传统伺服控制系统的单核心处理器硬件架构已无法满足型号的控制要求，越来越多的伺服控制系统引入现场可编程门阵列（Field Programmable Gate Array ，FPGA ）参与控制，采用数字信号处理（Digital Signal Processing ，DSP ）高速数字信号处理器+FPGA 协同处理器的硬件架构，利用FPGA 对数字系统进行逻辑规划，实现对大量A/D 、D/A 转换通道的控制和总线时序的控制。
FPGA软件验证技术(下)
预设输入激励码向量方式
将所需的输入激励码表示为一定形式的向量表；输入
激励码向量预存于文件中；使用时从文件中按一定的 时序节拍读入文件中的输入激励码向量 Verilog HDL提供的支持: $readmemb(“File_Name”, Test_Vector); 从文件中读取二进制输入激励码向量 $readmemh(“File_Name”, Test_Vector); 从文件中读取十六进制输入激励码向量
Testbench书写结构（2）
`timescale 1ns / 100ps
module TestBench（） ; 参数说明；
寄存器、线网类型变量的定义、说明；
DUT 实例语句； 时钟信号定义、赋初值； 定义置/复位信号的变化情形； `include “产生输入激励码的HDL代码段” ； endmodule
testbench书写结构（1）
`timescale 1ns / 1ps module testbench(); 参数说明 寄存器、线网类型变量的定义、说明； DUT 实例化语句 时钟信号定义、赋初值； 定义置/复位信号的变化情形； 用一个或多个initial语句块产生DUT的模拟激励向量 用task等定义DUT外部时序接口 endmodule
shift6<=shift5; shift7<=shift6; shift8<=shift7; end if((shift5==8'h55)&&(shift6==8'h55)&&(shift7==8'h55)&&(shift8==8'h55)&&(shift1==8'hd5)&&lead_flag) begin gmii_rx_dv<=1; gmii_rx_data<=shift8; lead_flag<=0; end else if((shift5==8'h55)&&(shift6==8'h55)&&(shift7==8'h55)&&(shift8==8'h55)&&(shift1==8'hd5)) begin gmii_rx_dv=0; gmii_rx_data=8'h0; //time_gap=$random; //sent packets gap //#time_gap #120 gmii_rx_dv<=1; gmii_rx_data<=shift8; #8; end else begin gmii_rx_data<=shift8; lead_flag<=0; end end end end
Cadence推出用于早期软件开发的FPGA原型验证平台
Ｖｉ ｒ ｔ ｅ ｘ Ｕｌ ｔ ｒ ａ Ｓ ｃ ａ ｌ ｅ Ｆ Ｐ ＧＡ 技 术 ， 设 计 容 量 比上 一 代 平 台提 已被 网络 、 消 费 者 类 和 存 储 类 市 场 多家 厂 商先 期 采 用 。
升 ６ 倍， 性 能 提 高 ２倍 。产 品 正 式 发 布 之 前 ， Ｐ ｒ ｏ ｔ ｉ ｕ ｍ Ｓ １
ｕ Ｍ１ ４ ４ ｘ系列 数 字 隔 离 器 采 用 ｉ Ｃ ｏ ｕ ｐ ｌ ｅ ｒ 技术 ， 非 常 适 合 危 险 区域 内使 用 的 电气 设 备 设 计 。与 传 统 的 光耦 合 器 相 比 ， Ａ Ｄ Ｉ 公 司的 Ｉ Ｓ— Ｉ Ｓ认 证 数 字 隔 离 器 减 少 了所 需 的 印 刷 电
殊 的磁 性 元 件 或 额 外 的 电 容 ， 便 可 在 瞬 态 条 件 下 实 现 仅
１ 的过冲 。
ＡＩ ３ ３ ７和 Ａ１ ３ ３ ８器 件 在 设 计 时 充 分 考 虑 了 主 动 安 全
的 应 用要 求 ， 包 括 用 户 可 控 制 的 片 上 逻 辑 内 建 自测 试 （ Ｌ
显 著 提 高 工 程 生 产 效 率 。Ｐ ｒ ｏ ｔ ｉ ｕ ｍ Ｓ １与 Ｃ ａ ｄ ｅ ｎ ｃ ｅ Ｐ ａ ｌ ｌ ａ —
ｄ ｉ ｕ ｍ Ｚ １ 企 业级仿真平台前端 一致 ， 初 始 设 计 启 动 速 度 较
传统 Ｆ Ｐ ＧＡ 原 型 平 台 提 升 ８ Ｏ 。Ｐ ｒ ｏ ｔ ｉ ｕ ｍ Ｓ １采 用 Ｘｉ ｌ ｉ ｎ ｘ
路板空 间， 从而简化 了设计 ， 由 于 它 不 再 需 要 多 个 二 极 管 和 电阻器 ， 因此 还 可 减 少 器 件 数 量 ， 降 低 了设计 复 杂度 。 与其他保护方法 相 比， 这些 Ｉ Ｓ—Ｉ Ｓ数 字 隔 离 器 还 提 供 更 高 的数 据 速 率 ， 可更 高效 的运行 ， 并 且 降 低 安 装 成 本 。此 外， 这 些 创 新 的数 字 隔 离 器 具 有 超 低 功 耗 ， 限 制 了 在 危 险 区域 中进 行 隔 离 所 需 的 电 能 。利 用 ＡＤＩ 公 司 的 基 于 成 熟 ｉ Ｃｏ ｕ ｐ ｌ ｅ ｒ 技 术 的 ＡＤｕ Ｍ１ ４ ４ ｘ低 功 耗 ４通 道 数 字 隔 离 器 ， 设
基于SDR_的FPGA_加速MIMO_通信系统设计
Telecom Power Technology通信网络技术ADC/DAC射频前端SDR前端处理单元数字信号处理MIMO技术SDR核心处理单元MIMO算法加速并行计算单元FPGA加速单元DAC/RF后端射频后端MIMO后端处理单元图1 系统架构设计Digital to Analog Converter，号转换为数字信号或从中频信号还原为射频信号。
核心处理单元包括数字信号处理（）和MIMO信号处理算法，用于信号的处理、滤波、解调，并实施MIMOMIMO算法加速器和并行计算单元，通过 2024年3月25日第41卷第6期153 Telecom Power TechnologyMar. 25, 2024, Vol.41 No.6全清华：基于SDR 的FPGA 加速MIMO 通信系统设计硬件加速提高系统的实时性和处理速度。
MIMO 后端处理单元包括DAC/RF 后端和射频后端，负责将数字信号转换为模拟信号，并进行射频信号调制和解调，与其他通信设备无缝连接。
2 基于SDR 的信号转换与处理方法SDR 前端处理单元和SDR 核心处理单元在射频信号接收、数字信号处理及MIMO 信号处理方面的交互关系如图2所示。
设射频信号为x (t )，经过RF 前端后为y RF (t )，经过ADC 转换得到数字信号为y ADC (t )，该过程用公式表示为 y RF (t )=RF Frontend [x (t )] （1） y ADC (t )=ADC [y RF (t )] （2）SDR 核心处理单元包括DSP 和MIMO 信号处理算法，其数学描述如下：设数字信号为y (n )，DSP 模块进行信号处理、滤波及解调，得到处理后的信号z (n )。
同时，MIMO 信号处理算法处理输入信号，包括信号分离、合并等操作，得到MIMO 系统的输出信号为 z (n )=DSP [y (n )] （3）SDR 核心处理单元SDR 前端处理单元x (t )y RF (t )y ADC (t )z n (t )RF 前端ADCDSPMIMO图2 SDR 的基本原理3 基于FPGA 的MIMO 系统设计文章设计的基于FPGA 的MIMO 系统如图3所示，由发射模块和接收模块2个部分组成。
SoC芯片FPGA原型的软硬件协同验证
SoC芯片FPGA原型的软硬件协同验证程翼胜【期刊名称】《单片机与嵌入式系统应用》【年(卷),期】2017(17)11【摘要】在IC设计中,验证占据着举足轻重的地位.为了达到高效率、高可靠性的验证结果,保证芯片在流片的成功率,引入了FPGA原型验证技术.本文以一款低功耗报警器SoC为对象,首先简单介绍了低功耗报警器SoC芯片的系统架构,然后详细说明了报警器SoC芯片FPGA原型验证的具体实现.利用软硬件协同验证方法,验证了报警器SoC芯片模块的功能以及系统验证.%In the IC design,the verification occupies a pivotal position.In order to achieve high efficiency and high reliability of the verification results to ensure that the chip in the success rate of the chip,FPGA prototype verification technology is introduced.In this paper,based on a low-power alarm SoC chip,first of all,a brief introductionof the low-power alarm SoC chip system architecture is introduced,and then the specific implementation of the alarm SoC chip FPGA prototype verification is descriped in detail.The function of the SoC chip module and the system verification are verified by the hardware and software co-verification method.【总页数】5页(P7-10,13)【作者】程翼胜【作者单位】重庆邮电大学通信与信息工程学院,重庆400065【正文语种】中文【中图分类】TP31【相关文献】1.基于System Studio、VCS和DesignWare IP平台使用虚拟原型方法进行软硬件协同验证 [J],2.FPGA设计中软硬件自动协同仿真平台的搭建及验证 [J], 董巍;李广才3.基于FPGA的USB主控芯片软硬件协同设计与验证 [J], 梁瑞彬;李晓潮;郭东辉4.FPGA设计验证中的软硬件协同仿真测试方法 [J], 孙秀睿5.FPGA设计中软硬件自动协同仿真平台的搭建及验证 [J], 董巍;李广才因版权原因，仅展示原文概要，查看原文内容请购买。
fpga原型验证流程规范
fpga原型验证流程规范1.硬件描述语言（HDL）编写完成后，需进行代码审核和验证。
After the hardware description language (HDL) is written, code review and verification are required.2.确保FPGA原型验证过程中使用的工具链和软件版本都正确。
Ensure that the toolchain and software versions used inthe FPGA prototype verification process are correct.3.对FPGA设计进行仿真，以验证其功能和性能是否符合规范要求。
Simulate the FPGA design to verify whether itsfunctionality and performance meet the specification requirements.4.编写测试用例，覆盖FPGA设计的各个功能模块。
Write test cases to cover various functional modules ofthe FPGA design.5.确保测试用例覆盖了所有设计规范中的要求。
Ensure that the test cases cover all the requirements in the design specifications.6.运行仿真测试，并分析测试结果以确认设计的正确性。
Run simulation tests and analyze the test results to confirm the correctness of the design.7.评估FPGA设计的功耗和时序特性，确保符合规范要求。
Evaluate the power consumption and timing characteristics of the FPGA design to ensure compliance with specification requirements.8.进行逻辑综合和布线布板，生成FPGA原型验证所需的配置文件。
《FPGA 应用开发》课程标准
《FPGA应用开发》课程标准课程名称：FPGA应用开发课时数：64 学分：4适用专业：智能产品开发与应用1.前言1.1课程的性质本课程是集成电路技术专业群共享课程，智能产品开发与应用专业根据培养目标，重在培养学生针对FPGA特定领域的应用设计、集成电路设计以及芯片验证能力。
掌握通用的FPGA 设计方法，能正确使用EDA工具，分析和论证确定基于FPGA的系统实现方案，编写基于FPGA的数字系统硬件描述语言Verilog程序，进一步熟悉EDA工具的编辑、编译、仿真及下载验证实现系统调试，使学生掌握FPGA系统初步设计的步骤和方法。
本课程学习以《数字电子技术》、《C语言程序设计》为基础和先导，也是进一步学习智能产品设计、集成电路设计等课程和开展毕业设计的基础。
1.2设计思路随着信息产业以及微电子技术的持续发展，FPGA的应用范围已经遍及航空航天、汽车、医疗、工业控制等领域。
当今集成电路芯片的种类繁多，而且每种芯片的功能、复杂程度都存在很大差异，技术的快速更新要求电子产品从业人员拥有更专业、更扎实的硬件语言编程知识和能力，才能够利用FPGA技术在纷繁复杂的应用场合。
Verilog语言作为一种应用广泛的硬件设计语言，掌握其编程能力是集成电路类与电子类专业学生毕业后的增值能力之一。
通过对该课程的学习，训练学生能够熟练地使用QuartusII等常用EDA软件对FPGA作一些基础电路系统的设计，同时能较好地使用Verilog语言设计简单的数字逻辑电路和逻辑系统，学会行为仿真与FPGA相关硬件测试技术。
这些都是智能产品开发、集成电路设计和测试岗位最为重要的能力，因此本课程在智能产品开发、微电子专业中处于非常重要的地位，应当作为专业核心课程和必修课程。
本课程立足于培养学生的实际能力，对课程内容的选择标准作了改革，打破以知识传授为主要特征的传统学科课程模式，转变为以工作任务为中心来组织课程内容和课程教学，让学生通过完成具体项目来构建相关理论知识，并发展职业能力。
fpga自学笔记——设计与验证
fpga自学笔记——设计与验证FPGA（现场可编程门阵列）是一种集成电路（IC）设备，可通过重新编程实现不同电路的功能。
在现代电子行业中，FPGA被广泛应用于计算机硬件开发、通信系统、控制器和许多其他应用领域。
本篇自学笔记将涵盖FPGA的设计与验证的基本概念和技术。
一、FPGA设计流程FPGA的设计流程包括硬件描述语言（HDL）编写、仿真验证、综合、实现和验证。
以下是FPGA设计流程的详细步骤：1.硬件描述语言编写：FPGA设计通常使用硬件描述语言进行编写，如VHDL（硬件描述语言）或Verilog。
这些语言可以描述出FPGA中各个组件的逻辑和连接关系。
2.仿真验证：对设计进行仿真验证是FPGA设计流程的重要一步。
利用仿真工具，可以检查设计是否满足规范，并进行功能验证。
仿真验证可以帮助发现和解决设计中的问题。
3.综合：综合是将设计转换为FPGA的可编程逻辑单元（PLU）的过程。
综合工具将HDL代码转换为逻辑门电路，并生成一个逻辑网表作为输入。
4.实现：实现是将逻辑网表转换为FPGA器件的过程。
这个过程包括将逻辑网表分配到实际的逻辑单元和I/O资源，进行布线以及生成配置文件。
5.验证：验证是确保设计在FPGA上正常运行的过程。
通常这一步会通过连接实际的外设和运行测试程序来验证设计的功能和性能。
二、FPGA设计与验证工具在FPGA设计与验证中，有许多工具可供选择，如：1.设计工具：FPGA设计工具是用于编写和组织HDL代码的软件。
常用的设计工具包括Xilinx的Vivado和ISE，以及Altera（现在是英特尔）的Quartus II。
这些工具提供了综合、实现和验证的功能。
2.仿真工具：仿真工具用于验证设计的正确性和性能。
常用的仿真工具包括ModelSim、VCS和NC-Verilog等。
这些工具可以模拟设计的行为，并生成波形图以进行分析。
3.布线工具：布线是将逻辑网表分配到FPGA器件中的实际逻辑单元和I/O资源的过程。
fpga技术要求
fpga技术要求摘要：一、FPGA 技术简介1.FPGA 的定义与作用2.FPGA 的原理与结构二、FPGA 技术要求1.硬件设计要求a.逻辑门数量b.布线资源c.存储器容量d.封装形式2.软件设计要求a.编程语言与工具b.设计流程与方法c.验证与仿真3.性能要求a.工作频率b.功耗c.可靠性4.开发环境与工具a.开发软件b.调试与验证工具c.硬件平台三、FPGA 技术的应用领域1.通信领域2.数据中心3.人工智能4.工业控制5.航空航天6.其他领域正文：FPGA 技术，即现场可编程门阵列（Field-Programmable Gate Array），是一种可以由用户编程定义硬件架构的集成电路。
它具有灵活性高、可重构性强、开发周期短等优点，广泛应用于各个领域。
本文将从FPGA 技术简介、技术要求以及应用领域三个方面进行阐述。
一、FPGA 技术简介FPGA 是一种集成电路，其主要功能是实现数字逻辑电路。
与传统的ASIC（专用集成电路）相比，FPGA 最大的优势在于其灵活性。
用户可以根据需要对FPGA 进行编程，定义其硬件架构，从而实现特定功能。
FPGA 的核心部分是由可编程逻辑单元（PLU）、输入输出模块（I/O）以及布线资源组成的。
通过将这些单元进行组合连接，用户可以实现各种复杂的数字逻辑电路。
二、FPGA 技术要求1.硬件设计要求硬件设计要求包括逻辑门数量、布线资源、存储器容量以及封装形式等方面。
逻辑门数量决定了FPGA 的计算能力，用户需要根据实际需求选择合适的逻辑门数量。
布线资源是连接各个逻辑单元的关键，影响着信号传输的延迟与功耗。
存储器容量则决定了FPGA 可以存储的数据量，对于一些需要大量存储数据的应用具有重要意义。
封装形式则影响到FPGA 与其他器件的连接以及信号传输。
2.软件设计要求软件设计要求包括编程语言与工具、设计流程与方法以及验证与仿真等方面。
FPGA 的编程语言主要有VHDL、Verilog 等，设计工具包括Xilinx 的ISE、Altera 的Quartus 等。
FPGA软件重构验证方法研究
文献标识码：A
DOI：10.14022/j.issn1674-6236.2020.21.015
文章编号：1674-6236（2020）21-0065-05
Research on FPGA software reconstruction verification method
YU Yeluo1，2，SHI Minhua1，2，ZHENG Qianyun1，2
based on FPGA software reconstruction is implemented. The hierarchical verification test scheme proves
that the test scheme can have a strong targeted verification test for the reconfigurable FPGA software，and
此之后，可重构技术进入了快速发展期，通过可擦除
收稿日期：2019-12-17
稿件编号：201912138
计 算 体 系 结 构 可 变 的 优 点 ，也 逐 渐 被 各 大 FPGA 厂
商 所 重 视 。 以 Xilinx 为 主 的 FPGA 各 大 生 产 商 也 逐
步 推 出 了 可 重 构 FPGA。 当 前 以 FPGA 为 先 导 载 体
（1. Shanghai Engineering Center for Microsatellite，Shanghai 201210，China；2. Innovation Institute for
Microsatellite，Chinese Academy of Sciences，Shanghai 201210，China）
Cadence为复杂的FPGA／ASIC设计提高验证效率
Cadence为复杂的FPGA／ASIC设计提高验证效率
佚名
【期刊名称】《《中国集成电路》》
【年(卷),期】2011(020)002
【摘要】Cadence设计系统公司宣布在帮助ASIC与FPGA设计者们提高验证效
率方面取得最新重大进展。
加上对最新Accellera Universal Verification Methodology（UVM）1．0业界标准的全面支持，600多种新功能扩展了指标
驱动型验证（MDV）的范围，帮助工程师实现更陕、更全面的验证闭合与硅实现。
【总页数】1页(P9-9)
【正文语种】中文
【中图分类】TN402
【相关文献】
1.用多片FPGA进行ASIC设计验证的分区和综合技术 [J], 尼尔·普特
2.FPGA设计及多片FPGA进行ASIC设计验证的探讨研究 [J], 黄可望
3.Cadence为复杂的FPGA/ASIC设计提高验证效率 [J],
4.Cadence改进企业验证产品提高工程师效率 [J],
5.Cadence推出用于早期软件开发的FPGA原型验证平台 [J],
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fpga软件的使用流程
FPGA软件的使用流程1. 准备工作在开始使用FPGA软件之前，需要完成以下准备工作：•安装FPGA软件：根据硬件型号和供应商提供的资料，下载并安装相应的FPGA软件。
常见的FPGA软件包括Xilinx ISE、Altera Quartus等。
•学习基础知识：了解FPGA的基本原理，掌握HDL（硬件描述语言）的知识，例如Verilog或VHDL。
同时，理解FPGA的架构和工作流程也是必要的。
2. 创建新工程在使用FPGA软件之前，首先需要创建一个新的工程。
按照以下步骤进行：1.打开FPGA软件：双击桌面上的应用程序图标或通过开始菜单打开相应的应用程序。
2.选择“创建新工程”：在软件界面上找到“新建工程”或类似的选项，点击进入新工程界面。
3.命名工程：为工程命名，选择保存路径，并指定工程的类型（例如Xilinx或Altera）。
4.选择设备型号：根据所使用的FPGA硬件，选择相应的设备型号。
如果不清楚型号，可以参考FPGA供应商的技术手册或官方网站。
3. 设计RTL电路RTL（Register Transfer Level）是描述数字电路的一种方法，FPGA软件可以通过RTL描述用户的电路设计。
在设计RTL电路时，可以按照以下步骤进行：1.打开设计视图：在FPGA软件界面中，找到“设计视图”或类似选项，打开RTL设计界面。
2.添加模块：在设计界面上，选择“添加模块”或类似选项，将所需的模块添加到设计中。
3.连接模块：使用软件提供的连接工具，将各模块按照设计要求连接起来。
4.编写HDL代码：使用HDL语言（如Verilog或VHDL），编写每个模块的逻辑代码。
5.进行仿真：使用软件提供的仿真工具，对设计的RTL电路进行仿真验证。
4. 进行综合在完成RTL电路设计后，需要进行综合（Synthesis）操作，将RTL代码转化为FPGA支持的逻辑元件。
按照以下步骤进行：1.打开综合工具：在FPGA软件界面中，找到“综合”或类似选项，打开综合工具。
基于龙芯IP核SoC芯片的FPGA验证技术研究
计 技 术 的 第 三 次 重 大 进 步 的 重 要 标 志 ， 以 使 Ｒ Ｌ综 合 可 Ｔ 的 结 果 直 接 运 行 在 Ｓ Ｃ芯 片 上 ， 用 性 及 现 场 灵 活 性 较 ｏ 重 好 。因 此 ， 文 利 用 Ａ ｅａ公 司 的 Ｆ Ｇ 开 发 工 具 对 基 于 本 ｈｒ Ｐ Ａ 国产 龙 芯 Ｉ号 处 理 器 Ｉ Ｐ核 的 Ｓ Ｃ 芯 片 进 行 Ａ Ｉ 流 片 前 ｏ ＳＣ 的 系 统 验 证 ，全 实 时方 式 运 行 协 同设 计 所 产 生 的 硬 件 代 码 和 软 件 代 码 ， 建 一 个 可 独 立 运 行 、 现 场 监 测 的 验证 构 可
Ｋｅ ｒ ｓ： Ｉ ｏｅ ｏ ｏ ｎ ｓ ｎ一１ ｐ ｏ ｅ ｓ ｒ ｏ ｙ ｗｏ ｄ Ｐ ｃ ｒ ｆ ｌｏ ｇ ｏ ｒ ｃ ｓｏ ；Ｓ Ｃ；Ｆ ＧＡ；ｖ ｒ ｃ ｔ ｎ ｔｃ ｎ ｌｇ Ｐ ｅ ｆ ａｉ ｅ ｈ ｏｏ ｙ ｉ ｉ ｏ
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FPGA软件验证及测试
FPGA软件验证及测试摘要：目前在军工领域FPGA软件的应用越来越广泛,为了提高软件质量，本文根据FPGA软件的特点，对FPGA软件的测试模型和测试方法进行了分析。
本文指出FPGA软件开发过程中应进行整体规划并有效实施，FPGA软件测试中的各项活动应与其设计开发过程各个阶段的活动相对应，应尽可能将各阶段产生的缺陷在该阶段发现和消除，不断提高FPGA软件的开发效率和可靠性，最终提高FPGA软件产品质量，提升顾客满意度。
关键字：现场可编程门阵列 FPGA软件验证1 引言FPGA（现场可编程门阵列）正向高密度、低成本、低功耗、高性能的方向发展，为满足日益复杂的数字化系统设计要求，FPGA的密度及复杂性也在急速增长，越来越多的系统或子系统功能在FPGA内部实现，其先进的功能和高集成度使FPGA成为极具吸引力的解决方案。
但是随着FPGA应用领域的扩展以及重要性和复杂程度的提高，其可靠性的问题变得越来越突出，FPGA设计代码的质量对整个FPGA系统的性能稳定可靠至关重要。
目前在武器装备领域很多FPGA产品的软件验证和研制过程控制滞后于其应用增长的速度，测试不充分和过程管理不严格已成为FPGA软件发展的瓶颈。
本文针对现阶段FPGA软件的发展状况，提出了针对军用FPGA软件的测试方法及测试类型。
2 FPGA软件验证2.1 验证过程V模型软件测试过程中，经典模型是Paul Rook在20世纪80年代后期提出了V模型，旨在改进软件开发的效率和效果。
V模型中左边每个开发活动都与右边的测试活动相对应，图中的箭头代表了时间方向。
V模型主要传递了如下信息：需求、功能、设计和编码的开发活动随时间而进行，而相应的测试活动即针对需求、功能、设计和编码的测试，其开展的次序则正好相反。
V模型揭示了软件测试活动分层和分阶段的本质特征，但该模型也存在一定的局限性，容易让人形成“测试是开发之后的一个阶段”、“测试的对象是程序”等的误解，实际应用中容易导致需求阶段隐藏的错误一直到最后验收测试时才被发现，造成软件维护难度大、成本高等问题。
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Testbench详细设计方法敬请期待下次培训
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5、静态时序分析
分析逻辑综合或布局布线后得到的静态时序信息，根 据信息找出不满足建立/保持时间路径以及不符合约 束路径的过程。
静态时序分析是套用特定的时序模型，针对特定电路， 分析与其是否违反设计者给定的时序限制。
6、时序仿真
在布局布线完成后开展的仿真。时序仿真考虑门级延 时和走线延时。
由于时序仿真需要的测试周期较长，在实际测试中应 有针对性的展开时序仿真测试。
例：
解扰卡中解复用操作，设置进行单节目输出，PID过滤操作后， 组播输出的数据流需要包含所设置的PID，不包含未设置的PID。MPTSFra bibliotekFPGA
SPTS
五、Testbench简介
Testbench是验证HDL设计的主要方法，目前已成为验 证高级语言设计的一种标准方法。
1、Testbench简介
4、错误推测法
错误推测法是基于经验和直觉推测程序中所有可能存 在的错误，从而有针对性的设计测试用例的方法。
例：
以太网数据包打包输出，打包中各个以太网帧头和帧尾各个字段 可能出现错误。例如头部校验和和帧尾CRC添加错误。
5、因果图法
因果图法是一种利用图解法分析输入的各种组合情况， 从而设计测试用例的方法，它适用于检查程序输入条 件的各种组合情况。
2、仿真
常用的仿真工具
ISE QuartusII Modelsim Questasim
四、测试用例设计方法
功能分解法 等价类划分法 边界值分析法 错误推测法 因果图法
1、功能分解法
功能分解法是根据规格说明中的描述，按照给定的测 试输入，验证输出结果是否与功能描述相一致，一般 用于验证基本功能是否实现。
Testbench主要完成以下几个任务：
搭建仿真环境 实例化被测设计 通过向DUT施加测试向量来对DUT进行仿真。 向终端输出仿真结果或是向波形窗口输出仿真波形用来
检查 将实际的结果与预期结果进行比对。
2、Testbench简介
CPU
clock
DUT
外设
checker
3、Testbench简介
例：
对TS流同步搜索模块进行测试。
2、等价类划分法
等价类划分法是把所有可能的输入数据，即程序的输 入域划分成若干部分（子集），然后从每个子集中选 取少数具有代表性的数据作为测试用例。
例：
IP地址分类：单播，组播和广播。
3、边界值分析法
边界值分析法，是对等价分析法的一种补充，由长期 的测试工作经验得知，大量的错误是发生在输入输出 域的边界上。
1、设计检查
编码规则检查
代码审查
2、功能仿真
对RTL级代码进行功能仿真验证，验证设计逻辑功能 是否正确的过程。功能仿真不考虑延时信息。
2、功能仿真
语句覆盖率和分支覆盖率达100%，对未覆盖的语句 和分支进行未覆盖原因及影响域分析。
测试平台要求：依据测试需求规格说明和测试说明编 写testbench文件，应包含被测试可编程逻辑器件的 所有外围相关功能、性能、时序等要求的实现。
三、功能验证的常用方法
1）设计检查 2）仿真
1、设计检查
依据设计文档或设计准则，对代码和设计的一致性、 代码执行标准情况、代码逻辑表达的正确性、代码结 构的合理性以及代码的可读性进行审查。
设计检查的主要形式：编码规则检查和人工走读代码。
2、仿真
仿真的主要内容
根据测试需求设计测试用例。 搭建仿真环境。 提供测试激励。 在仿真环境中执行测试用例，记录并分析测试结果。
FPGA软件验证技术(上)
验证的重要性
验证，顾名思义就是通过仿真、时序分析、上板调 试等手段检验设计正确性的过程，在FPGA/IC开发流 程中，验证主要包括功能验证和时序验证两个部分。
一、FPGA的开发流程
设计输入，HDL代码，图形或原理图输入。 功能验证，也叫前仿真和功能仿真。 综合，将HDL代码等设计输入转换成最基本的与或非
等逻辑的网表。
布局布线，将网表逻辑根据所选器件进行实际单元的 连接与映射。
时序验证，主要进行电路的时序验证，包括静态时序 分析和时序仿真（后仿真）。
生成烧写文件，进行板上验证。
二、验证方法
1）设计检查 2）功能仿真 3）门级仿真 4）逻辑等效性分析 5）静态时序分析 6）时序仿真
例：
利用GMII接口接收网络数据包，并将网络数据包经过DDR2缓存， 由于网络数据包长度不固定（64字节到1514字节），为保证DDR2 存储空间有效的利用。将一个网络数据包截成固定长度存储到DDR 中。例如进行一次读写操作时仅进行128个字节。
边界值：127,128,129；255,256,257等
3、门级仿真
在逻辑综合完成后，针对综合后网表文件开展仿真测 试。
与功能仿真内容要求相同，不同之处是将RTL代码换 成综合后的网表文件。
4、逻辑等效性分析
在工具的支持下，对可编程逻辑器件的RTL级代码、 逻辑综合后的网表文件、布局布线后网表文件展开两 两文件的逻辑等效性对比，人工对工具的比对结果信 息进行二次分析，对不等价的比对点展开问题追踪和 定位。