CMOS第七章 组合逻辑电路
数字电子技术-逻辑门电路---CMOS
CMOS常用系列
电源电压VDD范围
3～15V，极限值为18V
54/74HC系列 高速CMOS
2～6V，极限值7V
54/74HCT系列 与TTL兼容的高速CMOS 5V±10%
54/74AC系列 先进CMOS
2～6V，极限值7V
54/74ACT系列 与TTL兼容的先进CMOS 5V±10%
15
3. CMOS门电路的常用系列和型号命名方法
3
表1-36 常用集成门电路
系列 CMOS
型号
名
称
CC4001 2输入四或非门
CC4002 4输入双或非门
CC4011 2输入四与非门
CC4030 四异或门
CC4049/69 六反相器
CC4071 2输入四或门
CC4073 3输入三与门
CC4078 8输入或非门
CC4086 2-2-2-2输入与或非门（可扩展）
16
4. CMOS门电路的使用注意事项
（1）闲置输入端的处理 ①严禁悬空，因为输入端悬空极易产生感应较高的静电电压，造成器件的 永久损坏。对多余的输入端，可以按功能要求接电源或接地，或者与其它输入端 并联使用。 ②不宜与有用输入端并联使用，否则会增大输入电容，降低工作速度。 ③对于相“与”关系的闲置输入端，可直接接正电源。 ④对于相“或”关系的闲置输入端，可直接接地。
截止
12
（3） CMOS与非门(NAND Gate)
负载管并联 （并联开关）
驱动管串联 （串联开关）
有0必1 全1才0
图1-30（c） CMOS与非门
该电路具有与非逻辑功能，即 Y=AB
13
2. CMOS电路的优点
（1）微功耗。 CMOS电路静态电流很小，约为纳安数量级。
CMOS电路基础原理
CMOS电路基础原理CMOS（互补金属氧化物半导体）电路是现代电子领域中常用的集成电路设计技术。
它在数字逻辑电路和模拟电路中广泛应用，并且具有低功耗、高集成度以及较强的抗干扰能力等优点。
本文将介绍CMOS电路的基础原理。
一、CMOS电路结构CMOS电路由N沟道金属氧化物半导体场效应管和P沟道金属氧化物半导体场效应管构成。
N沟道和P沟道管具有互补的传输特性，能够有效降低功耗。
CMOS电路结构包括传输门、组合逻辑电路和时钟电路等。
1. 传输门传输门是CMOS电路的基本单元，常见的有与门、或门以及非门等。
与门由一对并联的P沟道和N沟道管组成，当且仅当两个输入信号同时为高电平时，输出为高电平。
或门由一对串联的P沟道和N沟道管组成，当且仅当两个输入信号中至少一个为高电平时，输出为高电平。
非门由两个逆并联的P沟道和N沟道管组成，当输入信号为高电平时，输出为低电平。
2. 组合逻辑电路CMOS电路中的组合逻辑电路包括与非门、异或门等。
与非门由与门和非门级联而成，输入信号经过与门进行与操作，然后再经过非门进行取反操作。
异或门由与非门和异或非门级联而成，输入信号经过与非门进行与非操作，然后再经过异或非门进行异或操作。
3. 时钟电路CMOS电路中的时钟电路包括振荡电路和触发器等。
振荡电路用于产生稳定的时钟信号，常见的电路有RC振荡电路和LC振荡电路等。
触发器用于存储和传输信息，常见的触发器有RS触发器、D触发器以及JK触发器等。
二、CMOS电路工作原理CMOS电路的工作原理基于PN结和MOSFET的特性。
当控制电压施加于PN结时，PN结正向偏置导通，反向偏置截止。
同时，对于MOSFET来说，当栅极电压低于阈值电压时，沟道断开；当栅极电压高于阈值电压时，沟道导通。
CMOS电路中，P沟道MOSFET和N沟道MOSFET的栅极交替连接，形成互补对。
当输入信号为低电平时，P沟道MOSFET导通，N 沟道MOSFET截止；当输入信号为高电平时，P沟道MOSFET截止，N沟道MOSFET导通。
组合逻辑电路7、8、9节
4.7比较器导读:在这一节中，你将学习：⏹数值比较器的概念⏹一位数值比较器电路⏹集成数值比较器及应用用来完成两个二进制数A、B大小比较的逻辑电路称为数值比较器，简称比较器。
其比较结果有A>B、A<B、A=B 三种情况。
4.7.1 1位数值比较器一位数值比较器是比较器的基础。
它只能比较两个一位二进制数的大小，图4-57所示为一个一位二进制比较器，可以通过分析得到它的输出逻辑表达式为：BA L=1；BAL=2；BABAABBAL+=+=3由输出逻辑表达得1位数值比较器的真值表如表4-24所示。
图4-57 1位二进制比较器表4-24 1位数值比较器的真值表由真值表可知，将逻辑变量A，B的取值当作二进制数，当A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。
4.7.2 集成数值比较器多位数值比较器的设计原则是先从高位比起,高位不等时，数值的大小由高位确定。
若高位相等,则再比较低位数,比较结果由低位的比较结果决定。
常用的集成数值比较器有4位数值比较器74LS85，其功能表如表4-25所示，从表4-25中可看出：表4-25 74LS85功能表真值表中的输入变量包括八个比较输入端A 3、B 3、A 2、B 2、A 1、B 1 、A 0、B 0和三个级联输入端A ＇>B ＇、A ＇<B ＇和A ＇=B ＇。
级联输入端是为了便于输入低位数比较结果，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器。
3个输出信号 L 1(A ＞B )、L 2(A ＞B )、和L 3(A ＝B )分别表示本级的比较结果。
74LS85的逻辑图和引脚图如图4-58所示。
图4-58 74LS85的逻辑图和引脚图4.7.3 集成数值比较器应用举例数值比较器就是比较两个二进制数的大小，如果二进制数的位数比较多，就需将几片数值比较器连接进行扩展，数值比较器的扩展方式有并联和串联两种。
图4-59为两片四位二进制数值比较器串联扩展为八位数值比较器。
组合逻辑电路
输出Y.～Y.为低电平0有效。代码1010～1111
没有使用，称为伪码。由上表可知，当输入伪
码1010～1111时，输出Y9～Y0都为高电平1， 不会出现低电平0。因此译码器不会产生错误译
码。
图13.7 二-十进制译码器逻辑图
1.3 译 码 器
10
1.3 译 码 器
11
1.3.3 BCD-7段显示译码器
二进制码器是用于把二进制 代码转换成相应输出信号的译码 器。常见的有2线-4线译码器、 3线-8线译码器和4线-16线译码 器等。如图13.5所示为集成3线 -8线译码器74LS138的逻辑图 。
图13.5 3线-8线译码器逻辑图
1.3 译 码 器
9
1.3.2 二-十进制译码器
将4位BCD码的10组代码翻译成0～9这10个
图1.11 数据选择器
1. 4选1数据选择器
图1.12所示为4选1数据选择器的逻辑图 ，A1、A0是地址端。D0～D3是4个数据端 ，ST是低电平有效的使能端，具有两个互 补输出端Y和Y。对于不同的二进制地址输 入，可按地址选择D0～D3中一个数据输出 。其功能如表13.8所示。
图1.12 4选1数据选择器逻辑图
1
1.1 组合逻辑电路的分析与设计
2
1.1.1 组合逻辑电路的分析方法
组合逻辑电路的分析是根据给定的逻辑电路图，弄清楚它的逻辑功 能，求出描述电路输出与输入之间的逻辑关系的表达式，列出真值表 。一般方法如下所述。
1）根据给定的逻辑电路的逻辑图，从输入端向输出端逐级写出各 个门对其输入的逻辑表达式，从而写出整个逻辑电路的输出对输入的 逻辑函数表达式。
2）利用逻辑代数运算法则化简逻辑函数表达式。 3）根据化简后的逻辑函数表达式，列出真值表，使逻辑功能更加 清晰。 4）根据化简后的逻辑函数表达式或真值表，分析逻辑功能。 下面通过一个例子说明组合逻辑电路的分析方法。
实验2-CMOS组合逻辑电路设计
数字集成电路-实验2：VTC仿真
反相器:r=3
nand2
Ln=Lp /um
Wn /um
Wp /um
Ln=Lp /um
Wn /um
Wp A=B= /um 0->1
0.8
1*L
0.8
1
2*L
1
1.5
3*L
1.5
2
4*L
2
2.5
5*L
2.5
Vth
A=1, B=0->1
B=1, A=0->1
2பைடு நூலகம்
nand2 输入数据模式与延时之间的关系
数字集成电路-实验2：延时仿真
Ln=Lp /um 0.8
1 1.5 2 2.5
tpHL(ps)
Wn A=B=0- A=1,
/um
>1
B=0->1
1*L
B=1, A=0->1
2*L
3*L
4*L
5*L
A=B=1>0
tpLH (ps)
A=1, B=1->0
B=1, A=0->1
3
组合逻辑传输链的最小延时和尺寸优化
3、根据负载电容和第2级第3级门的特性，设 计X和Y的值，让整个组合逻辑链的延时最小。
已知：第一级反相器尺寸为：
WP/LP=？/？; WN/LN=？/？；
r=3
Vin(V) 2.5
cgn (fF) cgp (fF) C1(fF)
第1级inv的输入电容C1:
C1 (1 r) 1 Cgn 4Cgn
tpLH (ps)
1
1
第2级单个nand2的输入电容C2:
第3级单个nor2的输入电容C3:
组合逻辑电路
⒊ 8-3线优先编码器74LS148
7.2.2 译码器
将给定的二值代码转换为相应的输出信号或另一种形式 二值代码的过程，称为译码。 能实现译码功能的电路称为译码器（Decoder）。译码 是编码的逆过程。 ⒈ 工作原理 为便于分析理解，以2-4线译码器为例。
⒉ 3-8线译码器74LS138
⒊ 译码器应用举例 【例7-6】 试利用74LS138和门电路实现例7-3中要求的 3人多数表决逻辑电路。 解：3人表决逻辑最小项表达式为：
⑵ 现象Ⅱ
⒉ 竞争与冒险的含义 ⑴ 竞争：门电路输入端的两个互补输入信号同时向相反 的逻辑电平跳变的现象称为竞争。 ⑵ 冒险：门电路由于竞争而产生错误输出（尖峰脉冲） 的现象称为竞争-冒险。 对大多数组合逻辑电路来说，竞争现象是不可避免的。 但竞争不一定会产生冒险，而产生冒险必定存在竞争。
⒊ 判断产生竞争-冒险的方法 ⑴ 或（或非）门，在某种条件下形成 时， 会产生竞争现象；与（与非）门，在某种条件下形成 时，会产生竞争现象。 ⑵ 卡诺图中有相邻的卡诺圈相切。
8选1数据选择器74LS151／251
数据选择器应用 【例7-10】 试利用74LS151实现例7-3中要求的3人多 数表决逻辑电路。 解：3人表决逻辑最小项表达式为： Y＝
7.2.5 加法器
⒈ 半加器（Half Adder） ⑴ 定义：能够完成两个一位二进制数A和B相加的组 合逻辑电路称为半加器。 ⑵ 真值表：半加器真值表如表7-13，其中S为和， CO为进位。 ⑶ 逻辑表达式：S＝ ＝AB；CO＝AB ⑷ 逻辑符号：半加器逻辑符号如图7-20所示。
⒉ 全加器（Full Adder）
⑴ 定义：两个一位二进制数A、B与来自低位的进位 CI三者相加的组合逻辑电路称为全加器。
组合逻辑电路的设计和逻辑功能验证
组合逻辑电路的设计和逻辑功能验证一、实验目的1．控制组合逻辑电路的设计主意。
2．学会使用集成电路的逻辑功能表。
二、实验仪器及材料1．数字电路实验箱、双踪示波器、数字万用表。
2．元器件：双输入与门CD4081 1片四异或门CD4070 2片四位数值比较器CD4063 1片三、注重事项及说明1．CMOS门电路的电源电压为+3V—+15V，有些可达18V，实验前应先验证或调节准确，才可给门电路通电，本实验可选+5V供电。
2．门电路的输出端不可直接并联，也不可直接联连电源+5V和电源地，否则将造成门电路永远性损坏。
3．CMOS集成电路的多余输入端不可悬空。
4．实验时应仔细检查，仅当各条联线所有准确无误时，方可通电。
四、实验内容、原理及步骤（1）设计一个一位比较器（大、同、小）的组合电路并验证其逻辑功能。
（2）验证四位数值比较器的逻辑功能。
（3）设计一个八位二进制奇偶检测器的组合电路并验证其逻辑功能。
（4）设计一个两位二进制数比较器（大、同、小）的组合电路（选做）。
CD4081为四双输入与门；CD4070为四异或门，CD4063为四位数值比较器，它们均为CMOS集成电路。
图4-1为上述三种集成电路的引脚功能描述。
第1 页/共5 页图 6-11．一位（大、同、小）比较器的设计及其逻辑功能的验证 ① 按照命题要求列真值表设A 、B 为两个二进制数的某一位，即比较器的输入，M 、 G 、L 为比较器的输出，分离表示两个二进制数比较后的大、同、小结果，其逻辑功能真值表见表4.1。
② 写表达式按照表4.1的真值表，并为了减少门电路的种类，我们做如下的运算： 同 B A B A B A AB B A G ⊕=+=+= 大 )()(B A A B A B A A B A M ⊕=+== 小 )()(B A B B A B A B B A L ⊕=+== X X =⊕1 ③ 画逻辑图按照上述表达式，读者可用两个异或门和两个与门实现上述的大、同、小比较器，并将逻辑图画在表4.1右边的空白处。
《半导体集成电路》考试题目及参考答案(DOC)
《半导体集成电路》考试题目及参考答案(DOC)1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8. 为什么TTL与非门不能直接并联？9. OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。
2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的D DS特性曲线，指出饱和区和I V非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）综合版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)：可以相互转化.db（不可读）.lib（可读）加了功耗信息.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
数字电子技术基础组合逻辑电路ppt课件
通常数据分配器有一根输入线，n根地址控制线，2n根数据输出线，因此根据输出线的个数也称为2n路数据分配器
用74LS138译码器实现的数据分配器
译码器的三个输入端A2 、A1 、A0作为选择通道用的地址信号输入，八个输出端作为数据输出通道，三个控制端接法如下：
74HC4511引脚图
74HC4511是常用的CMOS七段显示译码器， A3、A2、 A1、A0为输入端，输入8421BCD码，a～g为七段输出，输出高电平有效，可用来驱动共阴极LED数码管。
为测试输入端，低电平有效，当
时a～g输出全为1，用于检查译码器和LED
数码管是否能正常工作。
数据时，可强制将不需要显示的位消去。如四位数码管，某时刻只需显示最低的两位数据，则可以让最高两位数据的
例2
用74LS138实现逻辑函数
。
解：
将函数表达式写成最小项之和
将输入变量A、B、C分别接入输入端，注意高位和低位的接法，使能端接有效电平，由于74LS138输出为反码输出，需要再将F变换一下：
逻辑电路图
注意：使用中规模集成译码器实现逻辑函数时，译码器的输入端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化成最小项表达式。
3.2.2 组合逻辑电路的设计方法
根据给定的逻辑功能要求，设计出能实现这 个功能要求的逻辑电路。
实现的电路要最简，即所用器件品种最少、数量最少、连线最少。
要求：
（1）根据设计要求确定输入输出变量并逻辑赋 写出真值表。
（2）由真值表写出逻辑函数表达式并化简或转换。
（3）选用合适的器件画出逻辑图。
2．二-十进制译码器
常用的有8421BCD码集成译码器74HC42，
CMOS数字集成电路：分析与设计（第三版）（中文版）
CMOS数字集成电路：分析与设计（第三版）（中文版）佚名
【期刊名称】《电气电子教学学报》
【年(卷),期】2006(28)3
【摘要】内容简介：本书集中讲述CMOS数字集成电路，反映现代技术的发展水平，提供电路设计的最新资料。
本书共有15章。
前半部分详细讨论MOS晶体管相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理。
后半部分介绍应用于先进VLSI芯片设计的动态逻辑电路，先进的半导体存储电路，低功耗MCMOS逻辑电路，双极性晶体管基本原理和BiCMOS数字电路设计，芯片的I／O设计，电路的可制造性设计和可测试性设计等问题。
【总页数】1页(P44-44)
【关键词】CMOS数字集成电路;分析与设计;中文版;第三版;数字电路设计;CMOS 逻辑电路;时序逻辑电路;工作原理;MOS晶体管;组合逻辑电路
【正文语种】中文
【中图分类】TN79;TM44
【相关文献】
1.CMOS数字集成电路I/O单元设计分析 [J], 刘艳艳;耿卫东;代永平;孙钟林
2.基于CMOS工艺的中小规模数字集成电路设计浅析 [J], 孙玲;陈海进
3.高温CMOS数字集成电路的瞬态特性分析 [J], 柯导明;柯晓黎
4.《CMOS数字集成电路:分析与设计》课程教学探索 [J], 陈伟中;贺利军;黄义;周
前能;杨虹
5.CMOS数字集成电路的低功耗设计 [J], 陈光胜;张旭;沈力为
因版权原因，仅展示原文概要，查看原文内容请购买。
《电子技术基础与技能》(张金华主编)习题答案
《电子技术基础与技能》（主编：张金华）各章复习与考工模拟题答案第1章 二极管及其应用一、判断题 1．√ 2．× 3．× 4．× 5．√ 6．√二、选择题 1．B 2．D 3．C 4．C 5．A三、综合题1．U AB =0 U AB =6V 2．3．亮 亮 4．（1）桥式整流 电容滤波 （2（3）U L =0.9U 2 （4）U L =1.2U 2L第2章 三极管及放大电路基础 一、判断题 1．√ 2．× 3．×二、选择题 1．C 2．A 3．C三、填空题1．正偏电压 反偏电压 2．各电极电流 极间电压 3．高 低 略小于1 4．20dB 四、综合题 1．2．3．（a ）饱和失真 一般调节偏置电阻R b ，使其阻值减小。
（b ）截止失真 一般调节偏置电阻R b ，使其阻值增大。
（c ）饱和与截止失真 减小输入信号的幅度或更换三极管。
第三章 常用放大器 一、判断题 1．√ 2．× 3．× 4．× 5．×二、选择题 1．C 2．A1.01mA β=100 5mA β=50 u 0u iu 0 u i R 1 R 3 R 4VT 1 VT 2+ +- -3．B4．C5．D6．B三、综合题1．u0=8(u I2-u I1)2．t2．×3．×4．5．×二、填空题1．负载输出2．78××79××输出为正12V的集成稳压器输出为负12V的集成稳压器3．（U Z=14V）14 15 14 4 10三、综合题为了保证稳压管的正常工作，在稳压管电路中必须串联一个电阻来限制电流的大小，只有在R取值合适时，稳压管才能安全地工作在稳压状态。
其稳压过程：U I升高或R L变大→U0升高→I Z变大→I R变大→U R变大→U0减小，使输出电压U0稳定；当U I降低或R L变小，同理分析输出电压U0也能基本保持稳定。
组合逻辑电路中的竞争
数字电路一些知识1、竞争：我们把门电路两个出入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象叫做竞争。
应当指出，有竞争现象时不一定都会产生尖峰脉冲。
2、竞争—冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象。
3、检查竞争—冒险的方法：在输入变量每次只有一个改变状态的简单情况下，可以通过逻辑函数判断组合逻辑电路是否有竞争—冒险存在。
只有输出端的逻辑函数在一定条件下能简化成Y=A+A ．或Y=A.A ．则可判定存在竞争—冒险。
4、消除竞争—冒险的方法：1）、接滤波电容：由于竞争—冒险而产生的尖峰脉冲一般都很窄（多在几十纳秒以内），所以只要在输出端并接一个很小的滤波电容C f，就足以把尖峰脉冲的幅度削弱至门电路的阀值电压以下。
在TTL电路中，C f的数值通常在几十至几百皮法的范围内。
这种方法的优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使之波形变坏。
2）、引入选通脉冲：3）、修改逻辑设计：以上三种方法比较一下不难看出，接滤波电容的方法简单易行，但输出电压的波形随之变坏。
因此，只适合用于对输出波形的前、后沿无严格要求的场合。
引入选通脉冲的方法也比较简单，而且不需要增加电路元件。
但使用这种方法时必须设法得到一个与输入信号同步的选通脉冲，对这个脉冲的宽度和作用的时间均有严格的要求。
至于修改逻辑设计的方法，倘能运用得当，有时可以收到令人满意的效果。
5、门电路：用以实现基本逻辑运算和复合逻辑运算的单元电路通称为门电路。
常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等。
6、触发器：能够存储1位二值信号的基本单元电路统称为触发器。
为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点：第一，具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1。
第二，根据不同的输入信号可以置成1或0状态。
7、触发器的分类：根据电路结构形式的不同，可以将他们分为基本RS触发器、同步RS触发器、主从触发器、维持阻塞触发器、CMOS边沿触发器等。
组合逻辑电路的部件
组合逻辑电路的部件组合逻辑电路是数字电路中的一种，它由多个部件组成，用于实现特定的逻辑功能。
这些部件可以按照不同的分类方式进行划分，下面将按照功能、类型和应用三个方面来介绍组合逻辑电路的部件。
一、按照功能划分1. 逻辑门逻辑门是组合逻辑电路中最基本的部件之一，它可以实现逻辑运算，如与、或、非、异或等。
逻辑门的输入和输出都是数字信号，它们的状态只有两种：高电平和低电平。
逻辑门的种类很多，常见的有与门、或门、非门、异或门等。
2. 编码器编码器是一种将多个输入信号转换为二进制编码输出的部件。
它可以将多个开关或按钮的状态转换为二进制编码，以便于数字电路进行处理。
编码器的种类也很多，常见的有BCD编码器、格雷码编码器等。
3. 译码器译码器是一种将二进制编码输入信号转换为多个输出信号的部件。
它可以将数字信号转换为控制信号，以便于控制其他部件的工作。
译码器的种类也很多，常见的有BCD译码器、十进制译码器等。
二、按照类型划分1. TTL电路TTL电路是一种基于晶体管技术的数字电路，它具有高速、低功耗、可靠性高等优点。
TTL电路的部件种类很多，常见的有74系列、54系列等。
2. CMOS电路CMOS电路是一种基于MOSFET技术的数字电路，它具有低功耗、抗干扰能力强等优点。
CMOS电路的部件种类也很多，常见的有4000系列、74HC系列等。
3. FPGAFPGA是一种可编程逻辑器件，它可以根据用户的需求进行编程，实现不同的逻辑功能。
FPGA的部件种类很多，常见的有Xilinx、Altera等。
三、按照应用划分1. 加法器加法器是一种用于实现数字加法的部件，它可以将两个二进制数相加，并输出它们的和。
加法器的种类很多，常见的有半加器、全加器等。
2. 比较器比较器是一种用于比较两个数字大小的部件，它可以将两个数字进行比较，并输出它们的大小关系。
比较器的种类很多，常见的有大小比较器、相等比较器等。
3. 多路选择器多路选择器是一种用于选择多个输入信号中的一个输出信号的部件，它可以根据控制信号选择不同的输入信号输出。
CMOS组合逻辑门设计
Standard Cells
VDD
2-input NAND gate
VDD
B
A B
Out
A
GND
TJU. ASIC Center---Arnold Shi
复合门的版图设计
用棍棒图（Stick Diagrams）表示，不含具体尺 寸，只代表晶体管的相对位置
TJU. ASIC Center---Arnold Shi
CMOS NOR
B A A A+B A B 0 0 1 1 A B B 0 1 0 1 F 1 0 0 0
TJU. ASIC Center---Arnold Shi
互补CMOS复合门
B A C D OUT = !(D + A • (B + C)) A D B C
TJU. ASIC Center---Arnold Shi
… …
PUN 与 PDN 是对偶的网络结构
TJU. ASIC Center---Arnold Shi
关于PDN和PUN探讨
一个MOS管可以看作由栅信号控制的开关 PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而 PMOS器件产生“强1” NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑； NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑 根据De Morgan定理，一个互补的CMOS结构的上拉网络和 下拉网络构成对偶结构（dual networks） 互补的门本质上是反相的，只能实现NAND、NOR、XNOR、 NOT等功能，用单独一级实现非反相的布尔函数是不行的 实现一个具有N个输入的逻辑门需要2N个晶体管
fan-in
TJU. ASIC Center---Arnold Shi
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第七章 组合逻辑电路多路器和逆多路器 编码器和译码器 全加器组合逻辑电路的一般形式在数字系统中大量用到组合逻辑电路来执行运算和逻辑操作。
在数字系统中大量用到组合逻辑电路来执行运算和逻辑操作。
组合逻 辑电路中不存在反馈回路，没有记忆功能，因此， 辑电路中不存在反馈回路，没有记忆功能，因此，组合逻辑电路的输出只 与当前的输入状态有关，而与电路过去的状态无关。
与当前的输入状态有关，而与电路过去的状态无关。
对于组合逻辑电路，若电路有m个输入 个输入x1,x2,……,xm,产 ★ 对于组合逻辑电路，若电路有 个输入 产 生n个输出信号y1,y2,……,yn, ★ 则输出与输入之间的关系可以表示为： 则输出与输入之间的关系可以表示为：Y=F（X） （ ）2组合逻辑 IC设计的基本过程 设计的基本过程根据电路功能的要求列出电路的真值表； 根据电路功能的要求列出电路的真值表； 根据真值表写出每个输出变量的逻辑表达式； 根据真值表写出每个输出变量的逻辑表达式； 通过逻辑化简找出适当的结构形式； 通过逻辑化简找出适当的结构形式； 画出逻辑图和电路图； 画出逻辑图和电路图； 根据电路性能的要求确定每个器件的参数； 根据电路性能的要求确定每个器件的参数； 通过模拟验证电路的功能和性能。
通过模拟验证电路的功能和性能。
3一、多路器和逆多路器多路器和逆多路器多路器（ ）：通过控制信号从多个数据来源中选择一 多路器（MUX）：通过控制信号从多个数据来源中选择一 ）： 个传送出去。
个传送出去。
逆多路器（ ）：根据控制信号把一个数据送到多 逆多路器（DEMUX）：根据控制信号把一个数据送到多 ）： 个输出端中的某一个。
个输出端中的某一个。
约束条件：如果对 个数据进行 约束条件：如果对m个数据进行 选一， 个控制信号应满足： 选一 个控制信号应满足 m选一，则m个控制信号应满足：控制信号的位数应满足： 控制信号的位数应满足：多路选择器(Multiplexer) 多路选择器通过控制信号实现多个输入数据中一路的输出。
通过控制信号实现多个输入数据中一路的输出。
二路数据选择器Y = D1 S + D 2 S四路数据选择器 四路数据选择器 Y = S1 S 0 D 0 + S1 S 0 D1 + S1 S 0 D 2 + S1 S 0 D 3控制信号数量i与输入信号数量m之间满足： 控制信号数量i与输入信号数量m之间满足：i = log 2 m6二路数据选择器的实现用CMOS静态组合逻辑与或非门 CMOS静态组合逻辑与或非门 静态组合逻辑F = AS + BSA F B SA B A S书图5.1-5 书图5.1-5S S B S Y7二选一数据选择器的实现(cont.) 二选一数据选择器的实现A F B S B S S A S B SY = AS + BS = AS i BS = ( A + S )( B + S )A8二路数据选择器的实现(cont.) 二路数据选择器的实现用CMOS传输门 CMOS传输门F = A⋅ S + B ⋅ SFFF9二路数据选择器的实现 (cont.)S VDD S FFGND A S S B10四路数据选择器控制信号实现四路输入数据中一路的输出； 控制信号实现四路输入数据中一路的输出； 四路输入数据需要2个控制变量； 四路输入数据需要2个控制变量；每次只能选中一路 且必选中一路。
且必选中一路。
真值表： 真值表：S1 0 0 1 1 S0 0 1 0 1 F D0 D1 D2 D311四路数据选择器的实现 1/3静态组合逻辑实现 用CMOS静态组合逻辑实现 静态组合逻辑实现Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3= S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3D0问题： 问题： 高扇入D1FD2 D3S0S112四路数据选择器 2/3静态组合逻辑实现 实现： 用CMOS静态组合逻辑实现：Building big from small; Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3 = S1 ( S0 D0 + S0 D1 ) + S1 ( S0 D2 + S0 D3 )D01 0SS1 0 0 1 1S0 0 1 0 1F D0 D1 D2 D3D1S0D2D30 1S0 1SYS113Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3 = S1 ( S0 D0 + S0 D1 ) + S1 ( S0 D2 + S0 D3 )D0 D1 D2 D3AOI AOIYAOIS0S114四路数据选择器 3/3实现： 传输门实现 用CMOS传输门实现：两个传输门串联可实现三个信 号的与；而四个乘积项的或可用四路并联实现。
号的与；而四个乘积项的或可用四路并联实现。
Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3D3 D2 D1 D0 S1 S0 书图5.1-7 书图5.1-715一个实际的四位CMOS二选一多路器：传 输门实现 Y = S S D + S S1 0 0 10D1+ S1 S 0 D 2 + S1S 0 D 3传输门逻辑的优越之处：只使用6个MOSFET就实现多路器 逆多路器功能。
传输门逻辑的优越之处：只使用 个 就实现多路器/逆多路器功能。
就实现多路器 逆多路器功能逆多路选择器控制信号实现一路输入数据的多路输出； 控制信号实现一路输入数据的多路输出； m路输出数据需要 log 2 m个控制变量；每次只能选中 个控制变量； 一位数据送至其中一路。
一位数据送至其中一路。
由于传输门的双向导通特性， 由于传输门的双向导通特性，故将多路数据选择器 的输入和输出互换则可实现逆多路选择器 则可实现逆多路选择器。
的输入和输出互换则可实现逆多路选择器。
17二、编码器和译码器编码器和译码器概念数字电路只能处理0和 组成的二进制信息， 数字电路只能处理 和1组成的二进制信息，而外部世界的信 组成的二进制信息 息是多种多样的，例如键盘上的英文字母：ABCD…，日常 息是多种多样的，例如键盘上的英文字母： ， 采用的十进制数： ， ， 采用的十进制数：1，2，3…，这些信息只有转换成二进制 ， 代码才能送入数字系统进行运算。
代码才能送入数字系统进行运算。
编码器又叫符号器，它把一组 个输入信号用一组 个输入信号用一组n位二进 编码器又叫符号器，它把一组m个输入信号用一组 位二进 制代码表示，使它们一一对应。
制代码表示，使它们一一对应。
译码器又叫做解码器或复号器，它和编码器作用相反， 译码器又叫做解码器或复号器，它和编码器作用相反，解读 输入的二进制代码。
输入的二进制代码。
根据输入代码的值在一组输出中相应的 一个输出线上产生输出信号。
一个输出线上产生输出信号。
编码器 (Encoder)实现不同类型代码之间的转换。
实现不同类型代码之间的转换。
把一组m个输入信号用一组n 即：把一组m个输入信号用一组n位( 2n ≥ m ) 二进制代码表示，且一一对应。
二进制代码表示，且一一对应。
20编码器的一种逻辑结构注意注意：：集成电路中输入集成电路中输入、、输出都经过反相器作缓冲器译码器 (Decoder)将二进制码转换为其他类型代码将二进制码转换为其他类型代码。
根据输入的代码值在一组输出中相应的一个输出线上产生输出信号。
即：把一组把一组n n 位( )( )二二进制代码表示为一组进制代码表示为一组m m 个输入信号个输入信号，，且一一对应且一一对应。
2nm ≥在数字系统中常用的译码器在数字系统中常用的译码器：： 二进制变量译码器 码制变换译码器 显示译码器Enable 静态输入x2 x1 x0输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73ROM和PLA的差别显示译码器把BCD 代码转换成十进制数字或其它字符并通过数码管直接显示出来显示出来。
三、全加器全加器加法器是实现运算器的核心全加器又是加法器的基本单元一般组合逻辑电路的设计流程:根据真值表写出逻辑表达式；；1)根据真值表写出逻辑表达式进行适当的逻辑变换和化简；；2)进行适当的逻辑变换和化简确定电路的逻辑图和具体实现的电路；；3)确定电路的逻辑图和具体实现的电路4)根据电路性能要求确定电路参数;；完成电路的版图设计。
5)完成电路的版图设计A B C全加器版图设计1.减小面积减小面积：：把所有MOS 管都取相同的最小尺寸管都取相同的最小尺寸。
2.简化版图设计简化版图设计：：所有多晶硅栅都是简单的直条矩形所有多晶硅栅都是简单的直条矩形。
3.便于做阱区便于做阱区：：所有PMOS 管集中在上半部管集中在上半部，，所有NMOS 管集中在下半部管集中在下半部。
全加器版图优化1.考虑到空穴迁移率比电子迁移率低, PMOS 宽度加大宽度加大。
2.关键路径上的延迟关键路径上的延迟：：产生CO 的AOI 门中所有MOS 管的尺寸要大一些尺寸要大一些。
3.电容的影响电容的影响：：在产生S 的AOI 门中为避免3个串联MOS 管中间结点电容的影响管中间结点电容的影响，，把晚来的信号C 接到最靠近输出结点的MOS 管。
与未优化前相比与未优化前相比，，面积增加了17%，延迟减少了50%。
TSPC ：真正的单相时钟电路静态电路的问题静态电路的问题：：1.逻辑关系中求和要用到CO 的非信号的非信号，，使S 输出的延迟较大输出的延迟较大。
2.求和电路中最多有3个MOS 管串联管串联，，将使电路性能受到影响将使电路性能受到影响。
动态电路的设计思路动态电路的设计思路：：引入中间变量P 改写逻辑表达式后最多是2个变量的与。
获得的好处获得的好处：：最多只有2个MOS 管串联，简化了逻辑表达式简化了逻辑表达式，，也使输入信号的负载减小号的负载减小。
用TSPC 电路实现串行加法器具体设计具体设计：：采用富NMOS 的TSPC 电路块和富PMOS 的TSPC 电路块级联使得求和分别在2个时钟半周期内完成个时钟半周期内完成。
工作过程工作过程：：流水线串行1.令C=0，然后送入最低位的A 、B 信号信号，，产生最低位的S 和进位输出信号C 。
2.这个C 作为下一位的进位输入信号输入信号，，再与下一位的A 、B 信号全加产生新的S 和C 信号。
3. 重复1.2。
要实现多位数据的并行加法器要实现多位数据的并行加法器，，可以采用多个全加器电路串联可以采用多个全加器电路串联。
下图是位加法器位加法器。
这种行波进位加法器最大的问题是速度慢，因为高位要等待低位的进位输出结果输出结果。