基于VHDL的有限状态机设计
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第九次课 第7章 VHDL有限状态机设计到17页
10-1
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10.1 VHDL状态机的一般形式
7.1.2 一般有限状态机的结构
10.1 VHDL状态机的一般形式
7.1.3 状态机设计初始控制与表述
（1）打开“状态机萃取”开关
（2）状态图观察
10.2 Moore型(莫尔型)状态机
莫尔型状态机的输出逻辑仅与当前状态 有关，与输入变量无关，输入变量的作 用只是与当前状态一起决定当前状态的 下一状态是什么，属于同步状态机。莫 尔型状态机框图如图所示。
实验与设计
7-4 五功能智能逻辑笔设计
（1）实验目的： （2）实验原理：
实验与设计
7-4 五功能智能逻辑笔设计
（1）实验目的： （2）实验原理：
示例文件：/KX_7C5EE+/EXPERIMENTs/EXP14_LOGIC_PEN/ （3）实验内容：
实验与设计
7-5 比较器加DAC器件实现ADC转换功能电路设计
10.1.2 一般有限状态机的结构 1. 说明部分 p259 位置一般在ARCHITECTURE BEGIN 之间
2. 主控时序进程 负责状态机转换和时钟驱动下负责状态转换的进程， 状态机是随外部时钟信号，依同步时序方式工作的
10.1 VHDL状态机的一般形式
10.1.2 一般有限状态机的结构 3. 主控组合进程p260（译码器进程）根据外部输入的控制信号，以及来自状态 机的内部其他主控的组合或时序进程的信号，给出当前状态的状态值及确定下 个状态。
4. 辅助进程 配合状态机工作的组合进程或时序进程
VHDL有限状态机
P260某生产车间共分5道工序,（S0,S1,S2,S3,S4） 1）首道工序S0为粗分拣车间，工序号为5号，红色 按钮按下表示继续分拣，绿色按钮按下表示完成去 下道工序，下道工序为S1； 2）S1为清洗车间，工序号为8号，红色按钮按下表 示继续清洗，绿色按钮按下表示完成去下道工序， 下道工序为S2； 3）S2为消毒车间，工序号为12号，红色按钮按下 表示不合格，打回S0，绿色按钮按下表示完成去下 道工序，下道工序为S3；
10 VHDL有限状态机设计
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADC0809 IS PORT( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); clk , reset : IN STD_LOGIC; EOC : IN STD_LOGIC; ALE , START ,OE : OUT STD_LOGIC; ADDA, LOCK_T : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ENTITY ADC0809 ; 说明部分： ARCHITECTURE bhv OF ADC0809 IS 状态类型定义， TYPE states IS (s0,s1,s2,s3,s4); 当前状态和次态信号定义 SIGNAL cs, next_state : states:=s0; SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN 锁存数据和锁存信号定义 ADDA<='0';
COM1 : PROCESS(cs,EOC) IS BEGIN CASE cs IS WHEN s0 => next_state <= s1; WHEN s1 => next_state <= s2;
WHEN s2 => IF EOC='1' THEN next_state<=s3;
ELSE next_state<=s2; END IF; WHEN s3 => next_state <= s4;
【例10-2】：AD0809控制器的设计
COM : PROCESS( cs , EOC) IS BEGIN CASE cs IS WHEN s0 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s1; WHEN s1 => ALE <= '1'; START <= '1'; OE <= '0'; LOCK <= '0'; next_state <= s2; WHEN s2 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; IF EOC='1' THEN next_state<=s3; ELSE next_state<=s2; END IF; WHEN s3 => ALE <= '0'; START <= '0'; OE <= '1'; LOCK <= '0'; next_state < '0'; START <= '0'; OE <= '1'; LOCK <= '1'; next_state <= s0; WHEN OTHERS => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s0; END CASE; END PROCESS COM; 主控组合进程： LOCK_T <= LOCK;
COM1 : PROCESS(cs,EOC) IS BEGIN CASE cs IS WHEN s0 => next_state <= s1; WHEN s1 => next_state <= s2;
WHEN s2 => IF EOC='1' THEN next_state<=s3;
ELSE next_state<=s2; END IF; WHEN s3 => next_state <= s4;
【例10-2】：AD0809控制器的设计
COM : PROCESS( cs , EOC) IS BEGIN CASE cs IS WHEN s0 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s1; WHEN s1 => ALE <= '1'; START <= '1'; OE <= '0'; LOCK <= '0'; next_state <= s2; WHEN s2 => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; IF EOC='1' THEN next_state<=s3; ELSE next_state<=s2; END IF; WHEN s3 => ALE <= '0'; START <= '0'; OE <= '1'; LOCK <= '0'; next_state < '0'; START <= '0'; OE <= '1'; LOCK <= '1'; next_state <= s0; WHEN OTHERS => ALE <= '0'; START <= '0'; OE <= '0'; LOCK <= '0'; next_state <= s0; END CASE; END PROCESS COM; 主控组合进程： LOCK_T <= LOCK;
第7章 VHDL有限状态机设计
7-9 硬件消抖动电路设计
设计任务：FPGA中的去抖动电路十分常用，在以后的实验中会多次用到。 基于5E+系统的演示示例：/KX_7C5EE+/EXPERIMENTs/EXP41_Di_Tremble/
7-10 状态机控制串/并转换8数码静态显示
（1）实验原理： （2）实验任务1： （3）实验任务2： （4）实验任务3： 演示示例：/KX_7C5EE+/EXPERIMENTs/EXP43_74HC164_8LED/
7-4 五功能智能逻辑笔设计
（1）实验目的： （2）实验原理：
7-4 五功能智能逻辑笔设计
（1）实验目的： （2）实验原理：
示例文件：/KX_7C5EE+/EXPERIMENTs/EXP14_LOGIC_PEN/ （3）实验内容：
7-5 比较器加DAC器件实现ADC转换功能电路设计
（1）实验原理： （2）实验内容1： （3）实验内容2：
Moore型和Mealy型有限状态机的区别
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状态编码方式
直接输出型编码 顺序编码 一位热码状态编码
7.5.1 直接输出型编码
7.5.1 直接输出型编码
7.5.1 直接输出型编码
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7.5.1 直接输出型编码
Moore型有限状态机
输出时序：异步输出状态机 Moore型有限状态机的输出仅为当前状态的函数，
这类状态机在输入发生变化后再等待时钟的到来，时钟
使状态发生变化时才导致输出的变化。
Mealy型有限状态机
输出时序：异步输出状态机 Mealy型有限状态机的输出是当前状态和所有输入
第六章 状态机的VHDL设计
WHEN st1=>comb_outputs<="01"; --对应st1的译码输出“01” WHEN st3=>comb_outputs<="11"; IF state_inputs="00" THEN IF state_inputs="11" THEN --根据外部的状态控制输入“00” next_state<=st3; next_state<=st1; ELSE --在下一时钟后，进程REG的状态将维 next_state<=st0; 持为st1 END IF; ELSE END CASE; next_state<=st2; END PROCESS; --否则，在下一时钟后，进程reg的状 --由信号next_state将下一状态值带出此 态将为st2 进程，进入时序进程reg END IF; END behave; WHEN st2=>comb_outputs<="10"; --以下依次类推 REG和COM进程间一般是 IF state_inputs="11" THEN next_state<=st2; 并行运行的，但由于敏感 ELSE 信号CLK的设置不同以及 next_state<=st3; END IF; 电路的延迟，在时序上进
END IF; END PROCESS; -由current_state将当前状态值带出 此进程，进入组合逻辑进程COM COM:PROCESS(current_state,stat e_inputs) --组合逻辑进程 BEGIN CASE current_state IS --确定当前状态的状态值 WHEN st0=>comb_outputs<="00"; --初始态译码输出 IF state_inputs="00" THEN --根据外部的状态控制输入“00” next_state<=st0; --在下一时钟后，进程REG的状态 维持为st0 ELSE next_state<=st1; --否则，在下一时钟后，进程REG 的状态将为st1 5 END IF;
有限状态机的VHDL设计
8.4 米立状态机设计（续2）
例8.3四状态米立状态机的描述。
COM：PROCESS (state, input) -- 依据当前状态和输入信号决定输出信号，与时钟无关 BEGIN CASE state IS WHEN s0=> IF input = '0' THEN output <= "00"; ELSE output <= "01"; END IF; WHEN s1=> IF input = '0' THEN output <= "01"; ELSE output <= "10"; END IF; WHEN s2=> IF input = '0' THEN output <= "10"; ELSE output <= "11"; END IF; WHEN s3=> IF input = '0' THEN output <= "11"; ELSE output <= "00"; END IF; END CASE; END PROCESS; END rtl;
8.3 摩尔状态机设计（续1）
例8.2 四状态摩尔型有限状态机的描述。
BEGIN PROCESS (clk, reset) -- 状态转换的时序进程 BEGIN IF reset = '1' THEN state <= s0; ELSIF (clk'EVENT and clk='1') THEN CASE state IS WHEN s0=> IF input = '1' THEN ELSE END IF; WHEN s1=> IF input = '1' THEN ELSE END IF; WHEN s2=> IF input = '1' THEN ELSE END IF; WHEN s3 => IF input = '1' THEN ELSE END IF; END CASE; END IF; END PROCESS; PROCESS (state) -- 输出由当前状态唯一决定的组合逻辑进程 BEGIN CASE state IS WHEN s0 => output <= "00"; WHEN s1 => output <= "01"; WHEN s2 => output <= "10"; WHEN s3 => output <= "11"; END CASE; END PROCESS;
基于VHDL语言有限状态机的电子密码锁设计
设计 ， 按功能划分为若干模块， 然后对每一个模块进 一步细分， 直 至得 到简单 易实现 的子模块 ，最后分别对各个子模块进行 Ｖ ＨＤＬ建模 。所设计的 电子密码锁 Ｆ Ｐ Ｇ Ａ 内部系统结构框 图 如图 １ 所示 。系统主要 由 ６个模块构成 ， 分别是控制模块、 计 数器模块 、 寄存器模块 、 比较模块 、 编码模块和显示模块 。
・密码脉冲 （ ｐ ｓ ｉ ） 作为计数 时钟 ， 计数
值 输 出作 为 寄 存 器 的地 址 ， 当 计 数器 计 到 ４时 ， 计 数 器计 满 信 号ｃ ｉ ｎ ＝ ｌ ， 如 果 通 过 比较模 块 比较 密 码 正 确 的 话 ， 则 进 入 密码 初 验正确状态 ， 如果密码错误 ， 则进入密码初验错误状态； 在 密
２ ． １控 制模 块 的设计 与 实现
控 制模 块是整个系统的核心，其主 要作 用是接 收按键 和 其 他模块传 递来的信 号，然后 根据 系统的功能产 生相 应的控 制 信号并送 到相 关的模块 ，同时控制钥匙信 号 （ 开锁或上锁） 和报警信号。控制模块采用有限状态机进行设计，根据系统
还包括无线二维码识别器、教学网络服务平台的设计及各部 件之间的多种无线通信对接、 音视频互动输 出等 ， 并且学习平 台的有效利用还离不开二维码教学资源的制作及相应网络资
源的建设 。
［ ４ ］ 徐凯， 钱燕， 魏宗群， 蔡俊 ， 仇捷． 基于 Ｔ ＭＳ ３ ２ ０ Ｄ Ｍ３ ６ ５的 ３ Ｇ 实时视频传输 系统 设计 与实现［ Ｊ ］ ． 浙江农业科学， ２ ０ １ ２ 基金项 目： 淮安信息职业技术学院科研基 金项 目“ 基于物联网 的互动学习平 台研 发（ 课题编号： ｈ ｘ ｙ ｑ ２ ０ １ ３ ０ １ ３ ） ” 研 究成果 。 作者简介： 龚佑红 （ １ ９ ８ ０ ． ） ， 女， 湖北公安人， 硕士 ， 讲师 ， 工程
用VHDL设计有限状态机的方法
用VHDL设计有限状态机的方法现代数字系统的设计一般都采用自顶向下的模块化设计方法。
即从整个系统的功能出发，将系统分割成若干功能模块。
在自顶向下划分的过程中，最重要的是将系统或子系统按计算机组成结构那样划分成控制器和若干个受控制的功能模块。
受控部分通常是设计者们所熟悉的各种功能电路，设计较为容易。
主要任务是设计控制器，而其控制功能可以用有限状态机来实现。
因而有必要深入探讨有限状态机的设计方法。
1 状态机设计的一般方法 传统的设计方法是首先绘制出控制器的状态利用VHDL设计状态机，不需要进行繁琐的状态分配、绘制状态表和化简次态方程。
设计者不必使用卡诺(1)根据系统要求确定状态数量、状态转移的条件和各状态输出信号的赋值，并画出状态转移(2)按照状态转移(3)利用EDA工具对状态机的功能进行仿真验证。
下面以离心机定时顺序控制器的设计为例，说明状态机的设计方法。
2 定时顺序控制状态机的设计 在化工生产中，离心机用于固、液分离的工艺流程，如系统工作方式如下:当系统处于初始状态或复位信号reset有效时，系统处于复位状态。
按下自动工作键C0，系统进入加料工序并开始自动控制离心机的运行。
以加水工序为例，首先在加水预置数状态(water_ld)时，状态机输出信号FO，开启加水电磁阀及指示灯，同时输出信号G控制选通加水时间预置数，在LD1信号的控制下，将预置数送入COUNTER1。
此时ENA1=1，J=1，使计数器为减计数状态。
然后，在下一个时钟周期进入加水工作状态(water)，并开始减计时。
当计时为零时，计数器发出借位信号R1作为此工序结束的信号送入状态机，使其转入。
基于VHDL语言的有限状态机设计方法
计算机技术与应用进展 ・ ０ ２ ４ ０
硬币，则给出 １ 盒饮料的同时找回５ 角钱。 这是一个属于Ｍ ａ 型状态机问 ｅｌ ｙ 题。 状态机的状态转换图 如图４ 所示， 投币 信号是输入逻辑变量， 用 Ａ和 Ｂ表示，Ａ １ ＝ 表示投入一枚 １ 元硬币，Ｂ １ ＝ 表示投入一枚 ５ 角硬币。输出信号用 Ｙ和 Ｚ表示， Ｙ１ ＝ 表示售出一盒饮料，Ｚ １ ＝ 表示找回 ５ 角钱。
Ｅ Ｉ Ｙ ＯＯＲ Ｉ ＮＴ Ｔ Ｍ ＥＩ Ｓ
ＰＲ（ Ｏ Ｔ
Ｃ ， Ｉ Ｓ Ｄ Ｌ Ｇ Ｃ 一Ｃ Ｏ Ｋ ＰＲ ： Ｔ ＿ Ｉ； ｄ Ｎ Ｏ ＬＣ
ＡＢ： Ｔ ｅ Ｉ； － Ｉ ｕ － ， Ｉ Ｓ Ｄ Ｌ ＧＣ Ｎ ｓ Ｏ ｐｔ ｎ Ｓ ｎｌ ｉａ ｇ Ｓ ｎｌ ｉａ ｇ
ＢＥ Ｎ ＧＩ
Ｒ Ｇ ： Ｒ Ｃ Ｓ （ｄＣ ） Ｏ Ｅ Ｓ ， Ｅ ＩＰ Ｒ Ｐ
ＢＥ Ｎ ＧＩ
Ｉ Ｒ ＝＇ Ｔ Ｎ Ｆ ｄ ０ ＨＥ ＇
Ｃ ｒ ｎＳａ ＜ Ｓ ； ｕｒ ｔｔ ｅ Ｏ ｅ ｔ ＝
Ｅ ＳＥ ＇ＶＥ Ｌ Ｉ ＣＰＥ ＮＴＡＮＤ ＣＰ＝＇ Ｔ Ｎ １ ＨＥ ＇
态译码电路较少。
３ ｏ 型状态机的描述 Ｍｏｒ ｅ
用Ｖ Ｄ 描述状态转换图如图３ ＨＬ 所示的状态机， 该状态 机属于 Ｍｏｒ型，状态机有四种状态，分别是 Ｓ ， ， ， ｏ ｅ Ｏ Ｓ Ｓ ｌ ２ Ｓ 。有一个状态输入信号 Ａ和一个状态输出信号 Ｙ ３ ｏ 用Ｖ Ｄ 描述 Ｍ Ｏ Ｅ型 ＨＬ Ｏ Ｒ 状态机时， 需要区分组合逻辑 电 路部分和时序逻辑电路部分。用一个 Ｐ Ｏ Ｅ Ｓ Ｒ Ｃ Ｓ 语句描述 Ｎ 组合逻辑电路和输出组合逻辑电路， Ｓ 用另一个 Ｐ Ｏ Ｅ Ｓ Ｒ ＣＳ 语句描述当前状态寄存器， 属于时序逻辑电路。 Ｐ Ｏ Ｅ Ｓ 用 Ｒ ＣＳ 语句描述时序逻辑电路要用到 Ｉ Ｃ ＇ Ｅ Ｔ Ｄ Ｆ Ｅ Ｎ Ａ Ｃ ＰＶ Ｎ Ｐ＝１ １ ． ＴＥ Ｈ Ｎ语句，并且要把时钟信号引入敏感信号列表中。因为 Ｍ Ｏ Ｅ型状态机的输出只与当前的状态有关，所以在描述 ＯＲ 图３ ｏ 型状态机状态转换图 Ｍｏｒ ｅ 组合逻辑电路的进程中用 Ｃ Ｓ－ Ｅ 语句判别有限状态 Ａ ＥＷＨ Ｎ Ｆ ＬＥＥ Ｄ语 － 机的四个状态， 把输出 信号变量的赋值语句放在 Ｉ－Ｌ ＥＥ Ｄ语句之后，而不能放在 Ｉ Ｅ Ｓ－Ｎ Ｆ Ｓ－Ｎ Ｅ
已看 第五章VHDL有限状态机设计
当前状态。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
1. 说明部分
ARCHITECTURE ...IS
TYPE FSM_ST IS (s0，s1，s2，s3);
SIGNAL current_state, next_state: FSM_ST;
2.主控时序(shíxù)进程
负责状态机运转和在时钟驱动下的状态转换，
精品资料
1 有限(yǒuxiàn)状态机的基本概念
状态机的本质 对具有“逻辑顺序”和“时序规律”事件
的一种描述方法。 应用思路 从状态变量入手，分析每个状态的输入，
状态转移和输出，从而完成电路的功能。 首先明确电路的输出关系(guān xì)，这些
输出相当于状态的输出，回溯规划每个状 态和状态转移条件与状态输入。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
符号化状态机 所谓符号化状态机，就是(jiùshì)在程序的
说明部分使用TYPE语句定义枚举类型，其 元素用状态机的状态名来定义。状态变量 （如状态机的现态和次态）定义为变量或 信号，并将状态变量的数据类型定义为含 有既定状态元素的枚举类型。 在使用多进程时，为便于信息传递，要将 状态变量定义为信号。
运转及状态转换。 寄存器逻辑 寄存器逻辑的功能：用来存储有限状态机的内部状
态。
精品资料
1 有限(yǒuxiàn)状态机的基本概念
状态机实现三个功能
状态译码：根据输入以及系统当前的状态，
由状态方程来决
定下一状态的状态码。
状态输出：根据当前的状态码决定电路当
前输出。
状态转换(zhuǎnhuàn)：将下一状态转变为
安全性等因素，所以并不经常使用状态转
第六章VHDL有限状态机设计
1 有限状态机的基本概念
符号化状态机
所谓符号化状态机， 所谓符号化状态机，就是在程序的说明部分使 语句定义枚举类型， 用TYPE语句定义枚举类型，其元素用状态机 语句定义枚举类型 的状态名来定义。状态变量（ 的状态名来定义。状态变量（如状态机的现态 和次态）定义为变量或信号， 和次态）定义为变量或信号，并将状态变量的 数据类型定义为含有既定状态元素的枚举类型。 数据类型定义为含有既定状态元素的枚举类型。 在使用多进程时，为便于信息传递， 在使用多进程时，为便于信息传递，要将状态 变量定义为信号。 变量定义为信号。
符号化状态机应用
TYPE m_state IS (st0, st1, st2, st3, st4, st5); SIGNAL present_state, next_state : m_state;
1 有限状态机的基本概念
确定状态编码的状态机
使用符号化定义的枚举类型， 使用符号化定义的枚举类型，枚举类型文字元 素的编码通常是自动设置的， 素的编码通常是自动设置的，综合器根据优化 情况、 情况、优化控制的设置或设计者的特殊设定来 确定各元素具体编码的二进制位数、 确定各元素具体编码的二进制位数、数值及元 素间编码的顺序。 素间编码的顺序。 也可以在程序中指明编码方式。 也可以在程序中指明编码方式。 常用的编码方式
1 有限状态机的基本概念
状态机的本质
对具有“逻辑顺序” 对具有“逻辑顺序”和“时序规律”事件的一 时序规律” 种描述方法。 种描述方法。
应用思路
从状态变量入手，分析每个状态的输入，状态 从状态变量入手，分析每个状态的输入， 转移和输出，从而完成电路的功能。 转移和输出，从而完成电路的功能。 首先明确电路的输出关系， 首先明确电路的输出关系，这些输出相当于状 态的输出， 态的输出，回溯规划每个状态和状态转移条件 与状态输入。 与状态输入。
实验六VHDL有限状态机设计(ADC0809)
本科学生综合性实验报告学号 5 姓名李开斌学院物电学院专业、班级 11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道副教授开课学期 2013 至 2014 学年下学期填报时间 2014 年 5 月 30 日云南师范大学教务处编印实验序号 6实验名称VHDL有限状态机设计实验时间2014年5月30日实验室同析楼114一．实验预习1.实验目的:学习用状态机对A/D转换器ADC0809的采样控制电路的实现。
2．实验原理、实验流程或装置示意图：ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。
ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
主要控制信号说明：如图1所示，START是转换启动信号，高电平有效；ALE 是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。
当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。
至此ADC0809的一次转换结束了。
图13．实验设备及材料电脑一台，QuartusII 实验平台，EDA实验箱4．实验方法步骤及注意事项用VHDL?设计的状态机的一般结构有以下几部分组成：1.????说明部分说明部分中有新数据类型TYPE?的定义及其状态类型（状态名）和在此新数据类型下定义的状态变量。
状态类型一般用枚举类型，其中每一个状态名可任意选取。
但为了便于辨认和含义明确，状态名最好有明显的解释性意义。
状态变量应定义为信号，便于信息传递。
说明部分一般放在ARCHITECTURE?和BEGIN之间。
第7章 VHDL有限状态机设计
2.主控时序进程
FSM: s_machine PROCESS REG current_state PROCESS COM comb_outputs
clk reset state_inputs
next_state
4/49
图7-1 一般状态机结构框图
KX
康芯科技
如将状态机比喻为机床，主控时序进程即为机床的驱动电机， clk信 号为电机的功率导线，而主控组合进程即为机床的机械加工部分；它本身 运转有赖于电机的驱动，它的具体工作方式则依赖于机床操作者的控制。 图 7-1中的COM进程即为一主控组合进程，它通过current_state中的状 辅助进程用于配合状态机工作的组合或时序 7.1.2 一般有限状态机的结构 态值，并根据现态下外部输入信号(指令，如state_inputs等)向内或/和外发 进程（非主控）。例如为了完成某种算法的进程， 出控制信号 ( 如 comb_outputs) ；同时确定下一状态 ( 次态信号 next_state 值 ) 结构体说明部分，定义了含四个状态符号的 的走向；并通过 next_state信号线传给图中的REG时序进程，直至下一个时 或用于配合状态机工作的其他时序进程，或为了 数据类型 FSM_ST ，然后将现态和次态两个状态 钟脉冲的到来再进入另一轮的状态转换周期。 稳定输出设置的数据锁存器等。 主控组合进程也可称为状态译码进程，其任务是根据外部输入的控制 变量的数据类型定义为 FSM_ST ，数据对象定义 3.主控组合进程 信号(状态机外部的信号和状态机内部的非主控组合或时序进程的信号)， 为 SIGNAL。 或/和当前状态的状态值确定下一状态 (next_state)的取向 (next_state取值内 容) ，以及对外输出或对内部其他组合或时序进程输出控制信号的内容。 主控时序进程的敏感信号为reset,clk。
第七章 VHDL有限状态机设计
1. 说明部分
（1）使用TYPE语句定义新的枚举型数据类型，枚举出状态 机的每一个的状态。 （2）定义状态变量（如现态和次态），将其定义为信号， 数据类型为新定义的枚举类型。 （3）说明部分一般放在ARCHITECTURE 和BEGIN 之间。 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3);
next_state
REG进程为主控时序进程，负责状态机的运转，即在时钟 驱动下负责状态机状态转换的进程。
FSM: s_machine PROCESS REG current_state PROCESS COM comb_outputs
clk reset state_inputs
next_state
7.2.1 ADC采样控制器的设计
下面介绍Moore型状态机的一个应用实例，用状态机设计 一个A/D采样控制器，采用多进程的结构。 用状态机对ADC0809进行采样控制首先必须了解 ADC0809的工作时序，然后据此画出状态图，最后写出相应 的VHDL代码。
（1）ADC0809的工作时序 Nhomakorabea ADC0809各脚功能如下：
第七章 VHDL有限状态机设计
状态机在数字电路中应用得非常广泛，任何时序模型都 可以归结为一个状态机，如只含有一个D触发器的二分频电 路或一个普通4位二进制计数器都可以算作一个状态机，前 者属于2状态型状态机，后者属于16状态型状态机，我们可 以利用VHDL语言方便地设计出状态机。
7.1.2 一般有限状态机的结构
WHEN s2 => IF state_inputs = "00" THEN comb_outputs<= 9; next_state <= s2; ELSIF state_inputs = "01" THEN comb_outputs<= 10; next_state<=s3; ELSIF state_inputs = "10" THEN comb_outputs<= 11; next_state<=s3; ELSE comb_outputs<= 12; next_state <= s3; END IF; WHEN s3 => IF state_inputs = "00" THEN comb_outputs <= 13; next_state <= s3; ELSIF state_inputs = "01" THEN comb_outputs<= 14; next_state<=s0; ELSIF state_inputs = "10" THEN comb_outputs<= 15; next_state<=s0; ELSE comb_outputs <= 16; next_state <= s0; END IF; END case; END PROCESS; END behv;
第7章 VHDL有限状态机设计
7.1 VHDL状态机的一般形式 状态机的一般形式
7.1.2 一般有限状态机的结构 1. 说明部分 说明部分中使用TYPE语句定义新的数据类型，第6章中已指出此数据 语句定义新的数据类型， 说明部分中使用 语句定义新的数据类型 章中已指出此数据 类型为枚举型，其元素通常都用状态机的状态名来定义。状态变量（ 类型为枚举型，其元素通常都用状态机的状态名来定义。状态变量（如 现态和次态）应定义为信号，便于信息传递， 现态和次态）应定义为信号，便于信息传递，并将状态变量的数据类型 定义为含有既定状态元素的新定义的数据类型。 定义为含有既定状态元素的新定义的数据类型。说明部分一般放在结构 体的ARCHITECTURE和BEGIN之间 例如： 之间， 体的ARCHITECTURE和BEGIN之间，例如：
2. 主控时序进程 所谓主控时序过程是指负责状态机运转和在时钟驱动下负责状态转换的 过程。 过程。
7.1 VHDL状态机的一般形式 状态机的一般形式
7.1.2 一般有限状态机的结构 3. 主控组合进程
主控组合进程也可称为状态译码进程， 主控组合进程也可称为状态译码进程，其任务是根据外部输入的控制信 号，包括来自状态机外部的信号和来自状态机内部其他非主控的组合或 时序进程的信号， 和当前状态的状态值确定下一状态(next_state) 时序进程的信号，或／和当前状态的状态值确定下一状态 的取向， 的取值内容， 的取向，即next_state的取值内容，以及确定对外输出或对内部其他组 的取值内容 合或时序进程输出控制信号的内容。 合或时序进程输出控制信号的内容。
7.1 VHDL状态机的一般形式 状态机的一般形式
例7-1描述的状态机由两个主控进程构成，含有主控时序进程和主控组合进程。 描述的状态机由两个主控进程构成，含有主控时序进程和主控组合进程。 描述的状态机由两个主控进程构成
基于VHDL的MTM总线主模块有限状态机设计
ｔｅ ｓｍ ｉ ｅｕｉｇ ｈ ｉ ｕ ｓ ｎｅ ｏ ｕａ ｓ１ ｔ ｉ ｌｍ ｎ ｔｅｃｍｐ ａｉ ｆＬｎｕ ｇ ｏｅ ａ ｄ ｔｅｔ ｎ ｈ ａ ｅ ｔ ，ｓ ｔｅ ｃ ｃ ｍ ｔ ｃ ｆＱ ａ ｕ Ｉ ｏ ｍｐｅ ｅｔ ｈ ｏ ｉ ｔ ｎ ｏ ａ ｇａｅ ｃｄ ｎ ｈ ｉ ｇ ｍ ｎ ｒ ａ ｌ ｏ ｍｉ
态机 进 行 了设 计 ． 并在 Ｑ ａｔｓ ｕｒ Ⅱ开 发 软 件 中 实现 了对 语 言 代 码 的编 译 及 程 序 的 时 序 仿 真 和 功 能 仿 真 ； 过 对 仿 真 波 ｕ 通
形 图的 分 析 验 证 了该 状 态 机设 计 的 正确 性 和 有 效 性 。
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ｂ ｓ 是 一 种 同步 、 行 、 于 系 统 级 的 背板 测 试 及 维 护 总 线 ， ｕ） 串 用
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基于VHDL的有限状态机设计
基于VHDL的有限状态机设计
张武
【期刊名称】《东华理工大学学报（自然科学版）》
【年(卷),期】2007(030)004
【摘要】VHDL是EDA的关键技术之一.有限状态机是实现高效率高可靠逻辑控制的重要途径.本文通过使用VHDL硬件描述语言和复杂可编程逻辑器件
EP1C3TC144设计模4可逆计数器电路的过程,详细介绍了硬件描述语言(VHDL)和MAX+plusII集成开发软件在现代数字电子设计中的应用,阐述了有限状态机的特点,以及基于VHDL的有限状态机设计的方法和过程,并对设计过程中容易出现的问题进行了讨论.基于有限状态机的计数器有效消除了计数器中经常出现的时序毛刺现象,该模4可逆计数器在可编程逻辑器件EP1C3TC144上实现.
【总页数】4页(P366-369)
【作者】张武
【作者单位】安徽农业大学信息与计算机学院,安徽,合肥,230036
【正文语种】中文
【中图分类】TP331.2
【相关文献】
1.基于VHDL的有限状态机设计 [J], 张武
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5.基于VHDL有限状态机控制器的设计方法 [J], 李云;冯永浩;孟涛
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编码状态机仿真图
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从仿真结果可以看出， 采用编码状态机的设计方法， 可以克服符号状态机综合后存在的不可靠问题 % 当进入无效状态时， 系统可以在下一个周期时恢复到正常状态， 即具有自启动功能 % 这样的状态机才会保 持稳定， 具有很好的可靠性 %
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结束语
使用 6789 设计的有限状态机并不总是稳定可靠的 % 当有限状态机的状态个数是 F 的乘幂时， 且采
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用的编码方式是二进制编码或格雷码编码时， 有限状态机是稳定可靠的 ! 若有限状态机的状态个数不是 " 的乘幂， 且采用符号状态机， 或是状态机的状态个数是 " 的乘幂， 而采用的是独热码编码方式时， 状态机就 不是稳定可靠的 ! 所以， 当设计有限状态机时， 如果状态数 ! 与所使用的状态寄存器数 " 满足 ! # " " 的 关系， 则既可以采用符号状态机， 也可以采用编码状态机 ! 若不满足此关系式， 则应采用编码状态机的方 法来设计， 这样才能保证所设计的有限状态机的稳定与可靠 ! 参考文献：
收稿日期：#""+2"-2"- ( 作者简介：宋泽明 （!3-4 1 ） ， 男， 黑龙江宝清人， 硕士 (
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符号状态机的设计 通常的有限状态机设计中， 使用 ! 个进程来描述状态机， 一个进程描述组合逻辑， 另一个进程描述时
序逻辑 " 在本设计中为了突出显示状态的转换， 只使用描述组合逻辑的进程， 并把当前状态 #$%&%’ 作为输 入， 次态 ($%&%’ 作为输出， 以便于仿真观察 " 而省略了时序逻辑进程 " 其源代码简写如下： )*+,&,- *’’’； .$’ *’’’ " $%/ )01*# 2234 " &))； 5&1’ 561 *$ ； %-5’ $%&%’ *$（ $%7， $%2， $%!， $%8， $%4） ’(/ 561； )*+,&,- *’’’； .$’ *’’’ " $%/ )01*# 2234 " &))； .$’ 90,6 " 561 " &))； ’(%*%- :$; *$ （ 50,% ：*( $%/ )01*# <’#%0, （2 /09(%0 7） ； #$%&%’ ：*( $%&%’； ($%&%’ ：0.% $%&%’； *(5.% （! /09(%0 7） ） ； 0.%5.% ：0.% $%/ )01*# <’#%0, ’(/ :$;； &,#=*%’#%.,’ +’=&< 0: :$; *$ +’1*( （ #$%&%’， 5,0#’$$ *(5.%） +’1*( #&$’ #$%&%’ *$ 9=’( $%7 > ? “777” ； 0.%5.% @ > “77”%=’( ($%&%’ @ > $%7； *: *(5.% > ’)$’ ($%&%’ @ > $%2； ’(/ *:； …… 9=’( $%4 > ? “277” ； 0.%5.% @ > “77”%=’( ($%&%’ @ > $%4； *: *(5.% > ’)$’ ($%&%’ @ > $%7； ’(/ *:； 9=’( 0%=’,$ > ? “222” ； 0.%5.% @ > ($%&%’ @ > $%7； ’(/ #&$’； ’(/ 5,0#’$$； ’(/ +’=&<； 使用 A-(5)*:- 进行综合， 目标器件选择 B)%’,)& 公司的 CDEF27G27， A-(5)*:- 默认其编码方式为独热码， 综合后采用 HBF I JDKA!进行仿真， 仿真结果如图 2 所示 "
有限状态机 567 （ 89:9;< =;>;< ?>@A9:<） 及其设计技术是实用数字系统设计中实现高效率高可靠逻辑控 制的重要途径 ( 用 $%’& 语言可以设计不同表达方式和不同实用功能的状态机， 都有相对固定语句和程 序表达方式， 只要把握了这些固定的语句表达部分， 就能根据实际需要写出各种不同风格的 $%&’ 状态
［!］ 绘制状态表、 化简次态方程等， 而利用 $%&’ 可以 机 ( 传统的状态机设计方法需进行繁琐的状态分配、
避免这些繁琐的过程， 直接利用状态转移图进行状态机的描述， 所有的状态均可表达为 B.6C D%CE 结 构中的一条 B.6C 语句， 而状态的转移则通过 F5 )%CE C’6C 语句实现 ( 此外， 与 $%&’ 的其它描述方式 相比， 状态机的 $%&’ 表述丰富多样， 程序层次分明， 结构清晰， 易读易懂； 在排错、 修改和模块移植方面也
第!期
宋泽明等：基于 6789 的有限状态机设计
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符号状态机仿真图
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［:， ;］ 从图 ! 的仿真结果可以看出， 使用 6789 语言设计的符号状态机， 在使用综合工具进行综合时， 综
合器会删除掉那些未定义的状态， 进而使生成的电路得到优化 % 有时这种优化并不可靠 % 例如： 电路上电 时进入一种无效状态， 或者由于工作环境的影响使得电路进入到一种不期望的工作状态， 那么电路就有可 能不能恢复到正常的工作状态 % 从传统的设计状态机方法的角度来看， 就是电路不具有自启动功能 % 即 该状态机具有不稳定性 % !"! 编码状态机的设计 为便于比较， 仍采用独热码编码方式编码， 对上述源程序包集合 <=> 改动如下： +#)5.5’ #///； 3,/ #/// % ,-4 +*$#0 !!?: % .++； @.0A.$/ @A$ #, （: 4*C2-* D） ； ,3)-’@/ ,-.-/ #, ,-4 +*$#0 B/0-*5 “DDDD!” ； 0*2,-.2- ,-D ： ,-.-/ ： E “DDD!D” ； 0*2,-.2- ,-! ： ,-.-/ ： E “DD!DD” ； 0*2,-.2- ,-F ： ,-.-/ ： E “D!DDD” ； 0*2,-.2- ,-G ： ,-.-/ ： E “!DDDD” ； 0*2,-.2- ,-: ： ,-.-/ ： E /24 @A$； 经 &’2@+#H’ 综合， 目标器件仍选择 I+-/5+. 公司的 "9JK!D=!D， 再采用 LIK M <9N&! 进行仿真， 仿真结 果如图 F 所示 %