DDS电路设计

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DDS信号发生器电路设计

1. 信号产生部分1.1 频率控制字输入模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ddsinput isport(a,b,c,clk,clr:in std_logic;q1,q2,q3,q4,q5:buffer unsigned(3 downto 0));end ddsinput;architecture a of ddsinput issignal q:std_logic_vector(2 downto 0);beginq<=c&b&a;process(cp,q,clr)beginif clr='1'then q1<="0000";q2<="0000";q3<="0000";q4<="0000";q5<="0000"; elsif clk 'event and clk='1'thenDDS信号信号发生器电路设计case q iswhen"001"=>q1<=q1+1;when"010"=>q2<=q2+1;when"011"=>q3<=q3+1;when"100"=>q4<=q4+1;when"101"=>q5<=q5+1;when others=>NULL;end case;end if;end process;end a;1.2 相位累加器模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xiangwei isport(m:in std_logic_vector(19 downto 0);clk,clr:in std_logic;data:out std_logic_vector(23 downto 0)); end xiangwei;architecture a of xiangwei issignal q:std_logic_vector(23 downto 0);beginprocess(clr,clk,m,q)beginif clr='1'then q<="000000000000000000000000"; elsif (clk'event and clk='1')thenq<=q+m;end if;data<=q;end process;end a;向学壮2013083540202. ROM数据存储器3. 数码管显示部分3.1 七段数码管显示模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY led7seg_1 ISPORT ( A : IN STD_LOGIC_VECTOR(1 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(12 DOWNTO 0) ) ; END ;DDS信号信号发生器电路设计ARCHITECTURE one OF led7seg_1 ISBEGINPROCESS( A )BEGINCASE A ISWHEN "00" => LED7S <= "0000000011111";WHEN "01" => LED7S <= "0100100011111";WHEN "10" => LED7S <= "1111001011111";WHEN "11" => LED7S <= "0010010011111";WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ;4. 总电路图a,b,c是改变波形频率key_1选择波形，有锯齿波、三角波、方波、正弦波。

详细设计方案_DDS

DDS详细设计方案1.DDS简介：DDS同DSP（数字信号处理）一样，是一项关键的数字化技术。

DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。

与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。

一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。

频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。

DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。

2.DDS规格：Xxx3.实现原理DDS的核心部分是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。

其中频率字的位宽为K位，作为累加器的一个输入，累加器的另一个输入端位宽为N位（N>K），每来一个时钟，频率字与累加器的另一个输入相加的结果存入相位寄存器，再反馈给累加器，这相当于每来一个时钟，相位寄存器的输出就累加一次，累加的时间间隔为频率字的时间，输入加法器的位宽为（N-K）位，它与同样宽度的相位控制字相加形成新的相位，并以此作为查找表的地址。

每当累加器的值溢出一次，输入加法器的值就加一，相应的，作为查找表的地址就加一，而查找表的地址中保存波形的幅度值，这些离散的幅度值经DAC和PLF便课还原为模拟波形。

4.Verilog HDL源代码Verilog HDL代码为：module DDS (//inputsys_clk,sys_rst_n,fword,pword,//outputda_clk,da_data);//input portsinput sys_clk ; //system clock;input sys_rst_n ; //system reset, low is active; input [WIDTH1-1:0] fword ; //输入频率字input [WIDTH2-1:0] pword ; //输入相位字//output portsoutput [SIZE-1:0] da_data ; //DA 数据output da_clk ; //DA 时钟//reg definereg [WIDTH1-1:0] fword_r ;reg [WIDTH2-1:0] pword_r ;reg [WIDTH1-1:0] freq_count ;reg [WIDTH2-1:0] rom_addr ;//wire define//parameter defineparameter WIDTH1 = 32;parameter WIDTH2 = 12;parameter SIZE = 10;/******************************************************************** ************************************* Main Program*********************************************************************** ***********************************/assign da_clk = sys_clk ;always @(posedge sys_clk or negedge sys_rst_n) beginif (sys_rst_n ==1'b0) beginfword_r <= 32'h0000;endelsefword_r <= fword;endalways @(posedge sys_clk or negedge sys_rst_n) beginif (sys_rst_n ==1'b0) beginpword_r <= 12'h0000;endelsepword_r <= pword;endalways @(posedge sys_clk or negedge sys_rst_n) beginif (sys_rst_n ==1'b0) beginfreq_count <= 32'h0000;endelsefreq_count <= freq_count + fword_r; //频率控制器endalways @(posedge sys_clk or negedge sys_rst_n) beginif (sys_rst_n ==1'b0) beginrom_addr <= 32'h0000;endelserom_addr <= freq_count[31:20] + pword_r; //相位控制器endROM DDS_ROM_U0 (.address (rom_addr) ,.clock (sys_clk) ,.q (da_data));endmodule//end of RTL code5.日积月累Xxx6.综合出的电路DDS代码综合出的电路如下：注意：波形文件存在Project\DDS\wave_file下面。

基于dds技术的模拟频率调制电路设计及fpga实现

基于dds技术的模拟频率调制电路设计及fpga实现DDS技术是一种数字信号处理技术，它可以实现高精度、高速度的频率合成和调制。

基于DDS技术的模拟频率调制电路设计及FPGA实现，可以实现高精度、高速度的模拟信号调制，具有广泛的应用前景。

一、基于DDS技术的模拟频率调制电路设计1. DDS技术原理DDS技术是一种数字信号处理技术，它通过数字信号处理器（DSP）或FPGA实现对数字信号的频率合成和调制。

DDS技术的核心是相位累加器和数字控制振荡器（NCO），相位累加器用于累加相位，NCO 用于产生数字信号。

DDS技术的优点是可以实现高精度、高速度的频率合成和调制，同时可以实现频率和相位的任意调制。

2. 模拟频率调制电路设计基于DDS技术的模拟频率调制电路设计，需要实现以下几个模块：（1）数字控制振荡器（NCO）模块：用于产生数字信号，可以通过改变NCO的频率和相位实现数字信号的频率和相位调制。

（2）数字信号处理器（DSP）模块：用于对输入信号进行数字信号处理，包括滤波、采样、量化等。

（3）模拟信号输出模块：用于将数字信号转换为模拟信号输出。

3. 模拟频率调制电路设计流程（1）确定调制信号的频率范围和精度要求。

（2）设计数字控制振荡器（NCO）模块，确定NCO的频率和相位控制方式。

（3）设计数字信号处理器（DSP）模块，包括滤波、采样、量化等。

（4）设计模拟信号输出模块，将数字信号转换为模拟信号输出。

（5）进行电路仿真和调试，优化电路性能。

二、基于DDS技术的模拟频率调制电路FPGA实现1. FPGA技术原理FPGA是一种可编程逻辑器件，可以实现数字电路的设计和实现。

FPGA的核心是可编程逻辑单元（PLU）和可编程互连网络（PCN），PLU用于实现逻辑功能，PCN用于实现逻辑单元之间的连接。

2. 模拟频率调制电路FPGA实现基于DDS技术的模拟频率调制电路FPGA实现，需要实现以下几个模块：（1）数字控制振荡器（NCO）模块：用于产生数字信号，可以通过FPGA实现NCO的频率和相位控制。

基于DSP的DDS信号发生器硬件设计电路图

---------------------------------------------------------------范文最新推荐------------------------------------------------------ 基于DSP的DDS信号发生器硬件设计+电路图摘要在21世纪的今天，基于DSP的信号发生器以其编程的高度灵活性，波形的高精度与高稳定性等特点而脱颖而出，具有极大的应用价值和广泛的应用前景。

本文利用高性能DSP芯片加上合理的外围控制电路构成基于DSP的DDS信号发生器，完成电压监测电路的硬件设计工作。

通过对DDS的相应介绍采用查表法实现正弦波的产生，采用高速微处理器实现DDS。

然后完成硬件芯片的选型(TMS320LF2407)和硬件电路的设计工作。

硬件设计主要有核心控制模块电路、片选电路、串行通信电路、AD转换电路及信号采集电路，以此实现硬件电路完成接收上位机的控制信号，采集外部电压信号处理后送给上位机，实现对电压的监控。

关键词：信号发生器，DDS，电压监控，硬件设计11870毕业设计说明书（论文）外文摘要1 / 10TitleDDS signal generator hardware design based on DSPAbstractIn the 21st century,the DSP signal generator stand out for its high degree of flexibility of the programming waveforms, high precision and high stability characteristics, shows great value and broad application prospects.This article takes use of high performance DSP chip with peripheral control circuit DSP-based DDS signal generator,complete the hardware design of the voltage monitoring circuit.Achieve the generation of sine wave with look-up table method corresponding introduction of DDS.Then complete selection of hardware chip(TMS320LF2407)and hardware design.The hardware design mainly consists of core control module circuit, chip select circuit, the serial communication circuit, AD converter circuit and the signal acquisition circuit,In order to achieve the hardware circuit to complete the PC to receive the control signal.The acquisition of an external---------------------------------------------------------------范文最新推荐------------------------------------------------------voltage signal processing to give the host computer,in order to monitoring the voltage.Key words: signal generator,DDS,voltage monitoring,hardware design4.4 PC机与DSP的点对点的串行通信接口244.5 输入输出接口254.5.1A/D的接口254.5.2电压信号采样电路265电路设计中注意的问题28致谢30参考文献313 / 10附录硬件电路原理图321 绪论1.1 信号发生器简介信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广泛的应用。

基于DDS的正弦信号发生电路设计

（海军驻重庆舰炮军事代表室
摘要
重庆
４１２）０１０
针对某检测设备的信号源需要，ＭｉｏＬｎａ公司的单片正弦信号发生芯片ＭＬ０５为核心，用计数器与逻辑门电路完以ｃｉｅｒｒ２３利
成了一种简易正弦信号发生电路的设计。采用四变量卡洛图方法完成了电路的逻辑设计，使用７ＨＣ０、４４６４Ａ０２７ＨＣ００和外围元件完成控制字电路的具体实现。结论表明使用ＭＩ０５和简单逻辑电路构成的特定频率正弦信号发生电路具有简单可靠的特点，３２设计方法对于特定场
ＷＡＮＧａｉＭｎｌｎ（ｈｉＳ￣ＢｏｎｎＭｉｔｒｐｒｓｎｔｔｖｆｃｆＮａｙ，Ｃｈｎｑｎｇ４１０）ｒｅＧｕｌａｙＲｅｅｅａｉｅＯｆｉｅｏｖｉｏｇｉ０１２
ＡｂｔａｔＡｉｄａｈｅｎｆｉｎｌｓｕｃｏｒｓｍｅｅｕｐｎ．ｔｅＭＬ２５ｍａｅｂｉｒｎａｒｏａｉｎｗａｓｄｔｅｉｎｓｒｃｍｅｔｔｅｄｍａｄｏｇａｏｒｅｆｏｑｉｍｅｔｈｓ０３ｄｙＭｃｏＩｉｅｒＣｏｐｒｔｓｕｅｏｄｓｇｏａｓｍｐｅｓｎｉｎｌｅｒｔｒｗｉｏｏｎｅｎｏｉａａｅｃｒｕｔｉｌｉｅｓｇａｎｅａｏｔｓｍｅｃｕｔｒａｄｌｇｃｌｔｉｃｉ．Ｋａｎａｇｉｇａｉａｐｉｄｉｈｏｉａｕｃｉｎｔａｓｏｍａｉｎｏｇｈｇｒｕｈｄａｒｍｐｌｎｔｅｌｇｃｌｎｔｏｒｎｆｒｔｏｆｓｅｆｔｅｃｎｒｌｃｒｕｔｈｓｃｌｃｒｕｔｗａａｆｃｕｔｒ７ＨＣ６ｎｏａｅ７ＨＣ４０．Ｔｈｏｃｕｓｏａｅｍａｈｔｔｅｓｎｅｓｇａｈｏｔｏｉｃｉ，ｐｙｉａｉｃｉｓｍｋｅｏｏｎｅ４Ａ００ａｄｎｒｇｔ４０２ｅｃｎｌｉｎｃｎｂｄｅｔａｈｉｉｎｌｇｎｒｔｏｉｃｔｍａｅｂｙＭＩ２３ｎｉｌｏｉａａｅｃｒｕｔｓｏｉｅｅａｉｎｃｒｕｉｄ０５ａｄｓｍｐｅｌｇｃｌｔｉｃｉｈｗｓｓｍｐｌｎｅｉｂｅ，ａｈｓｇｔｏｓｃｎｂｓｆｏｔｅｓｅｇｅａｄｒｌｌａｎｄｔｅｄｅｉｎｍｅｈｄａｅｕｅｕｌｈｐ — ｔｃａｐｌａｉｎｆｅｄｏｉｉｎｌｏｒｅｉｌａｐｉｔｏｉｌｆｓｎｅｓｇａｕｃ．ｃｓＫｅｏｒｓｎｅｓｇａｅｅａｏ，ＤＤＳ，ＭＬ２３ｙＷｄｓｉｉｎｌｎｒｔｒｇ０５ＣｌｓｍｂｒＴＮ７ａｓＮｕｅ９

基于DDS的本振扫描电路设计

ＣｎＲｎｂｅ．ＣｈｎＳｈｎ（ｈｌｔｎｔｕｅｆｈｎｌｃｒｎｃｅｈｏｏｙＧｒｕｏｐｒｔｎ，ＡｎｕＢｎｂ３０６ｈｅｅ — ｉｅｕａｇＴｅ４ｓＩｓｔｔｏｉａＥｅｔｉｓｃｎｌｏｐＣｒｏａｉｉＣｏＴｇｏｈｉｅｇｕ２３０）
测试测量技术
基于ＤＤＳ的本振扫描电路设计
ＴｅＤｅｉｎＯｆｏａ—Ｏｓｉａｏ（ｈｓｇｃｌＬｃｌｔｒＬＯ）ＳｅｓｎＤＤＳｌｗｅｐＢａｅｏ
陈仁北，陈爽（中国电子科技集团公司第４研究所，安徽蚌埠２３０）１３０６
ＯＵｔｎｏｆＯｗｅｐＳｐａｔｅｒＬｓｅ
ＫｅｙＷｏｒｓ：ＬｄＯ；Ａｕｏｗｅｐ；ＤＤＳ；Ｆｔ —ＳｅＰＧＡ
ＯＣｎｍｂｒＴ７Ｌｕｅ：Ｎ４
Ｄｏｕｎｃｄ：Ａｃｍｅｔｏｅ
ＡｒｃＤ：１０ — １７２Ｏ）０００ — ３ｔｌｉｅｌ０３００（０８１－０１０
３利用ＤＳ实现扫描本振的设计方案Ｄ
ＤＳ（Ｄ直接数字合成器）技术的出现是频率合成的一次
革新，采用ＤＳ动ＰＬ（相环）的方式构造频率合成器Ｄ驱Ｌ锁
描。这种技术虽然在窄带扫描时具有极高的频率分辨率和优良的相位噪声性能，但存在宽带扫描的扫频精度不高（本振频率扫描精度为扫宽的２，电路复杂，成本较高等缺陷。％）
振荡频率范围影响，这种结构只能在小扫宽（扫宽如＜ＭＨ）下全程锁定。在宽带扫描时，则采用锁滚技术实２ｚ现，即锁定本振扫描起始点，然后在开环状态下进行模拟扫

7.2__DDS(直接数字式频率合成器)电路

7.2 DDS电路设计实例
7.2.1 基于AD9834的50MHz DDS电路

AD9834是一个将相位累加器、正弦只读存储器（SIN ROM）和一个10位D/A转换器集成在一个CMOS芯片上的、一个完全集成的DDS（Direct Digital Synthesis）芯片，频率精确性能被控制在0.25billion（十亿分之一），时钟频率为50MHz，具有低抖动的时钟输出和正弦波输出/三角波输出，窄带 SFDR>72dB。控制字采用串行装载方式，通过串行接口装载控制字到寄存器，可以实现相位和频率调制。 AD9834为用户提供了多种输出波形。利用SIN ROM将产生一个正弦曲线输出。SIN ROM可以被旁路，可以直接从DAC 输出线性向上斜坡电压或者向下斜坡电压。另外，如果需要时钟输出，可以将DAC 数据的MSB位作为时钟输出，或者利用芯片上的比较器。

数字部分电源电压由在芯片上的一个稳压器提供，当 DVDD输入电压超过2.7V时，稳压器使芯片内部数字部分电源电压下降到2.5V。模拟和数字部分电源是独立的，并且可以由不同的电源驱动，例如，在AVDD输入电压等于5V时，DVDD输入电压可以等于3V。AD9834电源电压为2.3～5.5V，在3V电源电压时仅消耗功率20mW。AD9834有一个低功耗模式控制引脚端（SLEEP），可以利用外部控制器控制芯片的低功耗模式。AD9834采用TSSOP20封装。

⑤ 稳压器（Regulator）对于芯片内部的模拟电路和数字电路，AD9834提供独立的电源。AVDD提供了模拟电路部分所需要的电源，而DVDD则提供了数字电路部分所需要的电源。这两个电源的取值范围均为2.3～5.5V，而且每个都是独立的，例如，模拟电路部分能够工作在5V电压下，而同时数字电路部分工作在3V，或者是其他值。 AD9834内部的数字电路部分通常工作在2.5V。在芯片上的稳压器将在DVDD输入的电源电压降至2.5V。AD9834的数字接口（串行端口）工作电压也来自DVDD。这些数字信号在 AD9834内进行调整，使它们与2.5V一致。当AD9834的DVDD引脚的电源电压等于或小于2.7V时，引脚端CAP/2.5V和DVDD将同时被约束，从而将芯片上的稳压器旁路。

AD9854的DDS实用外围电路设计和程序

AD9854想必大家都在为AD9854没有电路图，没有资料而头疼吧。

我这里有一份AD9854ASQ的资料，里面有可以用的程序原理图PCB 码原希望对大家有帮助。

现在把我的设计法出来供大家使用参考。

原理图和PCB图为AD9854外围电路！以下是AD9854的控制程序！//#include <reg51f.h>#include "sst89x5xxrd2.h"#include <intrins.h>#define USE_KEY 0#define uchar unsigned char#define uint unsigned int#define schar signed char#define sint signed int#define ulong unsigned long int//须主程序定义的参数/sbit ADDR0 =P2^0; //sbit ADDR1 =P2^1; //sbit ADDR2 =P2^2; //sbit ADDR3 =P2^3; //sbit ADDR4 =P2^4; //sbit ADDR5 =P2^5; ///sbit AD_FUD =P3^7; //UP_DATA sbit RUN =P3^2;sbit WR_LOW =P3^5; // WRsbit MASTER_RESET=P3^3;bit bdata F_Flag,OneSec_Flag,Re_Flag,P_Flag;//uchar SecOne;uchar Time_count;uchar AD_Addr;uchar dats;uchar TAB_Data[40];////初始化串口。

配置定时器// voidinitial_system(){EA = 0;TMOD=0x21; //初始化定时器0PCON=0x00;SCON=0x50;TH0 = 0xdc; //10毫秒定时, 采用晶体11.0592 定时器0，方式1 TL0 = 0x00;TH1 = 0xfd; //波特率9600 采用晶体11.0592 定时器1，方式1 TL1 = 0xfd;TR0 =1; //开启定时器0TR1 =1; //开启定时器0ET0 =1; //时钟0ES =0; //开串口中断EA = 1 ; // 使能所有中断}void Timer0() interrupt 1 using 3{TH0 = 0xdc; //10毫秒采用晶体11.0592 定时器0，方式1TL0 = 0x00;SecOne++;if(SecOne>200) //计时1秒钟{SecOne=0x00;OneSec_Flag=1;RUN=~RUN;}}//void AD9854_delay(int time){int i;for(i = 0; i < time; i++){_nop_();_nop_();_nop_();_nop_();}}void TAB_DataWord(){TAB_Data[0]=0x00; //00H Phase Adjust Register #1 <13:8> (Bits 15, 14 don't care) Phase #1 相位为0TAB_Data[1]=0x00; //01H Phase Adjust Register #1 <7:0> 01HTAB_Data[2]=0x00; //02H Phase Adjust Register #2 <13:8> (Bits 15, 14 don't care) Phase #2 相位为0TAB_Data[3]=0x00; //03H Phase Adjust Register #1 <7:0> 03H//100MTAB_Data[4]=0X31; //Frequency Tuning Word 1 <47:40>//623795E0184ATAB_Data[5]=0X1B; //Frequency Tuning Word 1 <39:32>TAB_Data[6]=0xE6; //Frequency Tuning Word 1 <31:24>TAB_Data[7]=0xE6; //Frequency Tuning Word 1 <23:16>TAB_Data[8]=0x53; //Frequency Tuning Word 1 <15:8>TAB_Data[9]=0x86; //Frequency Tuning Word 1 <7:0>//FTW2TAB_Data[10]=0x31; //Frequency Tuning Word 2 <47:40TAB_Data[11]=0x1B; //Frequency Tuning Word 2 <39:32>TAB_Data[12]=0xE6; //Frequency Tuning Word 2 <31:24>TAB_Data[13]=0xE6; //Frequency Tuning Word 2 <23:16>TAB_Data[14]=0x53; //Frequency Tuning Word 2 <15:8>TAB_Data[15]=0x86; //Frequency Tuning Word 2 <7:0> //500KHZ//FTWTAB_Data[16]=0x01; //Delta Frequency Word <47:40>TAB_Data[17]=0x47; //Delta Frequency Word <39:32>TAB_Data[18]=0xAE; //Delta Frequency Word <31:24>TAB_Data[19]=0x14; //Delta Frequency Word <23:16>TAB_Data[20]=0x7A; //Delta Frequency Word <15:8>TAB_Data[21]=0xE1; //Delta Frequency Word <7:0> 三角波 //频率为0//UpclokTAB_Data[22]=0x00; //Update Clock <31:24>TAB_Data[23]=0x00; //Update Clock <23:16>TAB_Data[24]=0x00; //Update Clock <15:8>TAB_Data[25]=0xF0; //Update Clock <7:0> //系统出现寄存器更新信号reg. Int UpdateClk.=0;外部更新TAB_Data[26]=0x00; //Ramp Rate Clock <19:16> (Bits 23, 22, 21, 20 don't care)TAB_Data[27]=0x00; //Ramp Rate Clock <15:8>TAB_Data[28]=0x00; //Ramp Rate Clock <7:0>TAB_Data[29]=0x10; //Don't Care(0),Don't Care(0),Don't Care(0),Comp PD(1),Reserved_Always Low(0),QDAC PD(0),DAC PD(0),DIG PD(0).TAB_Data[30]=0x20; //Don't Care(0),PLL Range(1),Bypass PLL(1),Ref Mult 4(0),RefMult 3(0),Ref Mult 2(0),Ref Mult 1(0),Ref Mult 0(0).TAB_Data[31]=0x10; //CLR ACC1(0),CLR ACC2(0),Triangle(0)(三角波),SRC QDAC(0),Mode2(0),Mode 1(0),Mode 0(0),Int Update Clk(0). 注意TAB_Data[32]=0x50; //Don't Care(0),Bypass_Inv_Sinc(0),OSK EN(0),OSK INT(0),Don't Care(0),Don't Care(0),LSB First(0),SDO_Active(0).TAB_Data[33]=0x00; //Output Shape Key I Mult <11:8> (Bits 15, 14, 13, 12 don't care)TAB_Data[34]=0x0F; //Output Shape Key I Mult <7:0>TAB_Data[35]=0x00; //Output Shape Key Q Mult <11:8> (Bits 15, 14, 13, 12 don't care)TAB_Data[36]=0x0F; //Output Shape Key Q Mult <7:0>TAB_Data[37]=0xFF; //Output Shape Key Ramp Rate <7:0>TAB_Data[38]=0x00; //QDAC <11:8> (Bits 15, 14, 13, 12 don't care)TAB_Data[39]=0x0F; //QDAC <7:0> (Data is required to be in twos complement format) }void AD9854_ParallelSendByte(uchar addr,uchar data1){// WR_LOW=0; //lhyaddr WR_LOW=WRB_nop_();P2=addr&0x3F;_nop_();P1=data1;WR_LOW=0; //lhyaddr WR_LOW=WRB_nop_();WR_LOW=1;_nop_();_nop_();WR_LOW=0; //lhyaddr WR_LOW=WRB}data0=*(SWord+i);AD9854_ParallelSendByte(Special_addr,data0); AD9854_delay(5);}}void Init9854(void){WR_LOW=0;AD_FUD=0;MASTER_RESET=0;}//void main(void){ uchar i;MASTER_RESET=0;initial_system(); //系统初始化Init9854();TAB_DataWord();MASTER_RESET=0;_nop_();_nop_();_nop_();_nop_();MASTER_RESET=1;AD9854_delay(30);_nop_();_nop_();_nop_();_nop_();_nop_();MASTER_RESET=0;_nop_();_nop_();_nop_();_nop_();_nop_();_nop_();_nop_();_nop_();_nop_();_nop_();AD9854_delay(500);AD9854_delay(500);AD9854_delay(500);for (i=0;i<40;i++){dats=TAB_Data[i];AD_Addr=i;AD9854_ParallelSendByte(AD_Addr,dats); }_nop_();AD_FUD=0;_nop_();_nop_();_nop_();AD_FUD=1;AD9854_delay(80);_nop_();_nop_();AD_FUD=0;while(1){if(OneSec_Flag==1){_nop_();_nop_();_nop_();AD9854_delay(80);_nop_();_nop_();_nop_();AD9854_delay(80);_nop_();for (i=0;i<40;i++){dats=TAB_Data[i];AD_Addr=i;AD9854_ParallelSendByte(AD_Addr,dats); }_nop_();AD_FUD=0;_nop_();_nop_();AD9854_delay(80);AD_FUD=1;_nop_();AD9854_delay(80); _nop_();_nop_();AD_FUD=0;OneSec_Flag=0; }_nop_();_nop_();}}。

射频电路设计DDS

0.2Hz-300MHz时钟发生器设计岳增祥：201122070441朱典全：201121070442况逸群：201121070507肖新川：201121250109吴龙辉：201121070421一．设计要求频率分辨率：0.1Hz频率范围：0.2Hz—300MHz输出电平：CMOS和ECL电平二．设计方案在本设计中，我们选用STM32F103VCT 6作为主控芯片来控制DDS的步进频率和其他外设；AD9912作为DDS芯片，以此产生300MHz高精度方波信号；由于DDS芯片的比较器输出方波信号为HSTL信号，为了兼容COMS和ECL 电平输出，使用了MAX系列电平转换芯片来进行电平转换，以实现COMS和ECL电平的输出；为了保证电源的可靠性，采用了LM7805来提供5V电源，采用TI公司的高精度、低压差的线型稳压电源TPS78233和TPS78218来产生器件所需的3.3V和1.8V的电压；为了方便调试和增加实用性，我们采用键盘和LCD 来进行频率输入和显示。

根据要求，我们设计了系统原理图，如图1所示。

图1 系统原理图三．工作原理1、频率源DDS直接数字式频率合成器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字来分频系统时钟（SYSTEM CLOCK）以产生所需要的频率。

DDS 有两个突出的特点，一方面，DDS工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit 或者更高），频率分辨率高。

DDS 的内部结构如图2所示，它主要分成3 部分：相位累加器，相位幅度转换，数模转换器（DAC）。

图2 DDS内部结构图DDS的基本原理是利用采样定理，通过查表法产生波形。

DDS的结构有很多种，其基本的电路原理如图3所示。

图3 DDS基本电路原理图相位累加器由N位加法器与N位累加寄存器级联构成。

以FPGA为基础的DDS控制电路设计方案详解

以FPGA为基础的DDS控制电路设计方案详解FPGA是一种可编程逻辑设备，可以实现数字电路的设计和控制。

FPGA可用于设计频率合成器，其中直接数字频率合成（DDS）是一种常见的应用。

DDS是一种用于产生多种频率信号的技术，它使用数字控制寄存器来生成高精度的数字频率控制。

以下是以FPGA为基础的DDS控制电路设计方案的详细解释：1. 整体架构设计：FPGA DDS控制电路的整体架构包括一个相位累加器（phase accumulator）、一个频率控制字寄存器（frequency control word register）和一个查找表（look-up table）。

相位累加器用于生成相位控制信号，频率控制字寄存器用于存储频率控制信息，查找表用于将相位信息转换为实际的输出信号。

2.相位累加器设计：相位累加器是DDS控制电路的核心部分，它通过累加相位控制字来生成输出信号。

相位累加器通常由一个计数器和一个累加器组成。

计数器用于产生一个固定的时钟信号，累加器用于累加相位控制字。

相位控制字决定了相位累加器的累加速度，从而决定了输出信号的频率。

相位累加器的输出信号将作为查找表的输入信号。

3.频率控制字寄存器设计：频率控制字寄存器用于存储频率控制信息。

频率控制信息可以来自外部输入或来自FPGA内部的控制逻辑，例如通过串行接口输入到FPGA中。

频率控制字寄存器将频率控制信息转换为相位控制字，并将相位控制字输入到相位累加器中。

4.查找表设计：查找表用于将相位信息转换为实际的输出信号。

查找表是一个存储器单元，其中包含了预先计算好的正弦波形数据。

查找表根据输入的相位信息，从存储器中读取对应的正弦波形数据，并将数据作为输出信号输出。

查找表的大小取决于输出信号的需求精度，较大的查找表会提供更高的输出精度。

5.时钟和状态控制：DDS控制电路通常需要一个高精度的时钟信号来驱动相位累加器和频率控制字寄存器。

时钟信号的频率和相位可以通过FPGA内部的时钟控制器进行调整。

基于DDS的AM调制电路设计

摘要报告内容为设计一个具有清零、使能、频率控制、相位控制、输出多种波形(包括正余弦、三角波、锯齿波、方波)、经过D/A转换之后能在示波器上显示的直接数字频率合成器并设计一个基于DDS的AM调制电路。

直接数字频率合成技术是一项非常实用的技术，它广泛的应用于数字通信系统。

报告分析了DDS的设计原理和整个电路的工作原理，介绍了ROM查找表设计和相位累加器设计，还分别说明了各子模块的设计原理和调试、仿真、编程下载的过程。

在试验中我们用到了QuartusII 7.2软件。

利用Quartus II完成设计、仿真等工作，并下载至smartSOPC实验平台进行硬件测试，通过示波器观察输出信号波形。

实验结果与理论值相符，证明了DDS技术是一项非常实用的技术,它可以广泛应用于数字通信系统。

关键字：数字频率合成、DDS、AM调制、QuartusII、smartSOPCAbstractThe report tells Direct digital synthesizer can control using、reset、change frequency and phase、output various wave form(including sine(cosine)，triangle wave，sawtooth，square waveform)，after conversion after alsodisplayed on the oscilloscope and how to design an AM modeling circuit based on DDS。

Direct digital synthesizer technology is a useful subject ，it’s widely applied in digital communication。

Also，it analyzes the theory and design about direct digital synthesize(DDS) and analyzed the principle of all work and explained the designing principle of different parts separately and describes the principle and features ofDDS 。

DDS声光锁模器电路系统设计

个时钟，相位寄存器的输出就增加一个步长的相位增量，从正弦查询表中相应地址的数字信号输出到ＤＡ转换器，这样ＤＳ将频率控制字的数／Ｄ据变换成相应的相位累加器的步长增量，输出频率ｆ的大小就确定了。这时的输出波形仅是一种ｏ正弦波的锯齿阶梯，经低通滤波器ＬＦ进行平滑Ｐ滤波后就可变成频谱很纯的正弦波输出。输出频率的计算公式为
图２ＤＳ声光锁模器电路系统Ｏ
１２ＤＳ．Ｄ声光锁模器电路系统设计
ＤＤＳ声光锁模器电路系统如图２所示。在开环状态（加激光反馈环路）下，通过未手动设定声光锁模器驱动频率，由８５０片机ｌ单向ＤＤＳ（Ｉ公司的ＡＤ９５ＡＤ８２芯片ｌ），发出６ｌＪ个字节４８位的频率控制字给ＤＤＳ频率控制字寄存器，由设计在恒温槽中的６０Ｍｎｚ晶体振荡器（率稳定度可优于１），作为参考频率源，频０经ＡＤ９５内部时钟频率乘法器 ×５形成３０８２０
出频率为ｆ中心频率为７０（０ＭＨｚ）的正弦阶梯
波，由低通滤波器平滑滤波后，由前置放大器、
关键词：声光锁模器ＤＳ单片机Ｄ
文献标识码：Ａ合成。随着数字技术在仪器仪表和通信系统的广泛应用，用数字控制的方法从一个参考频率源产
生多种频率，即直接数字频率合成技术（ＤＳＤ）得到迅速发展。
统的设计。１系统设计

DDS信号发生器电路设计方案

DDS信号发生器电路设计方案1、了解电子电路设计的一般方法、根据题目要求选择设计方案。

2、根据理论计算分析，查阅相关资料和手册，选择电子元器件。

3、学会使用电子设计自动化软件对电路进行设计、分析、验证。

利用可编程逻辑器件实现电路的设计、仿真、下载。

4、熟练使用常用电子仪器（示波器、万用表、信号发生器等）对电路进行测试。

5、写出符合要求的课程设计报告。

一、实验设备1、Altera DE2开发板 (CycloneⅡ EP2C35F672C6)2、QuartusⅡ9.1开发软件3、数字电路实验面包板4、示波器、万用表等二、实验任务要求利用DE2实验开发装置，在给定电源条件下，完成正弦波信号发生器电路设计。

1、技术指标①信号频率输出围50Hz~10kHz，频率可调。

步进调整，步长0.5Hz或50Hz；②频率稳定度10-3。

2、发挥部分①增加脉冲信号的输出，信号频率输出围50Hz~10kHz；②脉冲信号占空比可调，调整围2%~98%；③正弦或脉冲频率步长调整分别为1Hz、10Hz、100Hz、1kHz、10kHz；④完成在数码管上数字频率显示功能；三、实验原理介绍1、DDS直接数字合成（Direct Digital Synthesis、DDS）是一种新的频率合成技术和信号产生的方法。

直接数字频率合成器（DDS）具有超高速的频率转换时间，极高的频率分辨率和较低的相位噪声，在频率改变与调频时，DDS 能够保持相位的连续，因此很容易实现频率、相位和幅度调制。

此外，DDS 技术大部分是基于数字电路技术的，具有可编程控制的突出优点。

因此这种信号产生技术得到了越来越广泛的应用，很多厂家已经生产出了DDS专用芯片，这种器件成为当今电子系统及设备中频率源的首选器件。

2、相位累加器一个正弦波，虽然它的幅度不是线性的，但是它的相位却是线性增加的。

DDS利用了这一特点来产生正弦信号。

根据DDS的频率控制字M的位数N，把360°平均分成了2的N次等份。

DDS电路设计

DDS 电路设计摘要本文介绍了DDS的原理，给出了用Altera Cyclone 1 EP1CQ240C8 FPGA芯片实现直接数字频率合成器的工作原理、设计思路、电路结构和仿真结果以及频谱纯度分析。

关键词:直接数字频率合成(DDS);现场可编程门阵列(FPGA);相位累加器一、DDS原理概述1、DDS在基本原理框图如图所示。

它主要由标准参考频率源、相位累加器、波形存储器、数/模转换器、低通平滑滤波器等构成。

其中，参考频率源一般是一个高稳定度的晶体振荡器，其输出信号用于DDS中各部件同步工作。

DDS的实质是对相位进行可控等间隔的采样。

为实现全数字化的频率可调的频率合成器，本系统基于FPGA采用Verilog HDL设计而成直接数字频率合成器（DDS）。

系统由加法器、累加寄存器、波形存储器、D/A转换器、低通滤波器构成。

在FPGA 里面做到的是D/A转换器之前的部分。

图一DDS原理图DDS系统的核心是相位累加器，它由一个N位累加器与N位相位寄存器构成。

时钟脉冲每触发一次，累加器便将频率控制数据与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位寄存器的数据输入端。

相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。

这样，相位累加器在参考时钟的作用下将进行线性相位累加，当相位累加器累加满时，就会产生一次溢出，以完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，相位累加器的溢出频率就是DDS输出的信号频率。

2、DDS参数计算相位寄存器每经过2N/M 个f c 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS 系统输出一个正弦波。

输出正弦波频率：2NC outff M •=本设计中，N=10,M 为位宽为32的频率控制字，fc=20Mhz二、DDS 电路结构设计1、电路描述接口信号名称位宽方向描述备注 freq 32 输入输入频率字reset 1 输入复位高电平异步复位 clock 1 输入时钟上升沿有效 sinout 8输出输出波形2补码格式2、电路结构DDS 模块RTL Viewer累加器ACC模块RTL ViewerROM模块RTL Viewer三、DDS电路仿真结果1、Quartus时序仿真设定时序分析工具为Class timing analyzer tool，观察电路最大运行频率fMAX用二补码格式观察2、Modelsim时序仿真参考时钟fc=20Mhz(1)当freq =32'b0000_0001_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 78Khz(2)当freq =32'b0000_0010_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 156Khz(3)当freq =32'b0000_0100_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo =(4)当freq =32'b0000_1000_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 625Khz四、频谱纯度分析（原始信号）频率控制字为32'h08000000时间012345678910x 106X: 6.25e+005Y: 89.17（幅度-频率曲线）频率控制字为32'h08000000频率/Hz幅度/d B（原始信号）频率控制字为32'h04000000时间x 106（幅度-频率曲线）频率控制字为32'h04000000频率/Hz幅度/d B20040060080010001200（原始信号）频率控制字为32'h02000000时间x 106（幅度-频率曲线）频率控制字为32'h02000000频率/Hz幅度/d B（原始信号）频率控制字为32'h01000000时间012345678910x 106（幅度-频率曲线）频率控制字为32'h01000000频率/Hz幅度/d B可见，随着频率控制字的减小，频谱的杂散现象越来越严重。

基于Verilog语言的DDS设计与仿真

基于Verilog语言的DDS设计与仿真一、本文概述随着数字信号处理技术的快速发展，直接数字频率合成器（DDS）在现代通信、雷达、电子对抗等领域的应用越来越广泛。

DDS技术以其高精度、高速度、高稳定性等优点，成为了现代电子设备中实现频率合成的首选方法。

Verilog语言作为一种高效、灵活的硬件描述语言，为DDS的设计与实现提供了强大的支持。

本文旨在探讨基于Verilog语言的DDS设计与仿真方法。

我们将简要介绍DDS的基本原理和关键技术，包括相位累加器、波形存储器、D/A转换器等核心组件的作用与实现方式。

我们将详细阐述如何使用Verilog语言实现DDS的各个模块，包括相位累加器、波形存储器等关键部分的设计思路和代码实现。

我们将通过仿真实验验证设计的正确性，分析DDS的性能指标，如频率分辨率、相位连续性等，并探讨优化设计的方法。

通过本文的研究，读者可以深入了解DDS的设计原理和实现方法，掌握基于Verilog语言的DDS设计与仿真技术，为实际应用中的DDS 设计提供参考和借鉴。

本文的研究成果也可以为其他数字信号处理系统的设计和实现提供有益的启示和借鉴。

二、DDS基本原理直接数字频率合成（Direct Digital Synthesizer，简称DDS）是一种先进的频率合成技术，它使用数字信号处理技术生成所需频率的模拟信号。

DDS主要由相位累加器、正弦查找表（ROM）、D/A转换器和低通滤波器（LPF）组成。

DDS的基本工作原理是：在相位累加器中，每一步都会将频率控制字（Frequency Control Word，FCW）与相位寄存器中的值相加，生成新的相位值。

这个相位值随后被用作查找表（通常是正弦查找表）的地址，从而得到对应相位值的正弦波幅度。

查找表输出的数字信号然后被D/A转换器转换为模拟信号。

通过低通滤波器滤除高频分量，得到平滑的模拟正弦波。

DDS的频率分辨率和频率转换时间主要由查找表的大小和相位累加器的位数决定。

DDS原理及AD9851电路设计测试

DDS原理及AD9851电路设计测试1.DDS原理DDS(直接数字合成)是一种将数字信号直接转换为模拟信号的技术。

其基本原理是通过数字信号产生器(Digital Signal Generator，简称DSG)产生一系列数字信号，然后通过数模转换器(Digital-to-Analog Converter，简称DAC)将数字信号转换为模拟信号，并通过滤波器进行滤波，最终得到所需的模拟信号。

具体步骤如下：1)数字信号产生器产生一系列的数字信号，通常是一组离散值构成的数字序列，这些数字值代表信号的幅值、频率和相位等参数；2) 数模转换器将数字信号转换为模拟信号，通常使用采样-保持器(Sample-and-Hold)实现；3)模拟信号经过滤波器滤波，去除数字信号中的高频成分，得到所需的模拟信号。

2.AD9851电路设计AD9851是ADI公司推出的一款高速数字信号产生器芯片，它能够以高精度和高速度直接产生基带信号，并且具有频率和相位的调节功能。

以下是AD9851电路设计的主要内容：1)模数转换器(MCU)：使用一个高性能的MICROCHIP公司的单片机2)AD9851芯片：将MCU产生的数字信号转换为模拟信号3)LC滤波器：进行模拟信号的滤波以去除高频成分4)驱动电路：AD9851芯片需要外部提供适当的电压和电流来保证其正常工作5)显示部分：用于显示AD9851芯片输出的信号的频率、相位等参数。

3.AD9851电路测试AD9851电路测试主要包括功能性测试和性能测试。

功能性测试：1)频率输出测试：通过设置AD9851芯片的寄存器，分别输出一系列的不同频率信号，通过频谱分析仪检测输出信号的频率是否与设置一致；2)相位调节测试：通过设置AD9851芯片的寄存器，调节输出信号的相位，通过示波器观察输出信号的相位变化；3)实时调节测试：通过MCU控制AD9851芯片，实时在示波器上显示输出信号的频率和相位的变化情况，验证AD9851芯片的实时控制性能。

射频电路设计DDS

射频电路设计DDS射频电路设计是一种关键的电子设计技术，用于生成和处理射频信号。

直接数字合成（Direct Digital Synthesis，DDS）是一种常用的射频电路设计技术，可以生成各种复杂的射频信号。

本文将介绍射频电路设计DDS的工作原理、设计步骤和一些常见的应用。

1.工作原理射频电路设计DDS的工作原理基于数字信号处理（Digital Signal Processing，DSP）技术。

它使用数字信号作为输入，通过数学运算和数字信号发生器（Digital Signal Generator，DSG）将其转换为射频信号。

DDS主要包括三部分：时钟、相位累加器和数字控制振荡器（Digital Control Oscillator，DCO）。

-时钟：时钟提供基础的计时信号，用于指导整个系统的运行。

-相位累加器：相位累加器是DDS中的核心部件，通常由寄存器实现。

它以一个固定的频率计数，并将这个频率映射到一个连续的相位输出。

-数字控制振荡器：数字控制振荡器负责将相位输出转换为具有特定频率、幅度和相位的射频信号。

它通过利用正弦和余弦乘法器，将相位输出映射到一个正弦和余弦信号。

2.设计步骤-确定输出射频信号的频率和带宽，并且根据需求选择合适的时钟源。

时钟源可以是稳定可靠的晶振或者其他时钟模块。

-选择合适的数字控制振荡器和相位累加器，根据所需的性能指标进行参数优化。

-进行相位差调制，将相位差乘以输入数字信号，并将结果累加到相位累加器中。

相位差的大小决定了输出射频信号的频率。

-进行幅度调制，将输入数字信号的幅度乘以一个合适的增益系数，并将结果通过数字控制振荡器输出。

-设计输出滤波器，用于去除不需要的高频成分，并确保输出射频信号的频谱符合要求。

3.常见应用-无线通信：DDS可以用于产生调制后的射频信号，实现无线通信系统中的调制解调功能。

它可以用于产生各种调制方式的信号，如调幅（AM）、调频（FM）和调相（PM）等。

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DDS 电路设计
摘要
本文介绍了DDS的原理，给出了用Altera Cyclone 1 EP1CQ240C8 FPGA芯片实现直接数字频率合成器的工作原理、设计思路、电路结
构和仿真结果以及频谱纯度分析。

关键词:直接数字频率合成(DDS);现场可编程门阵列(FPGA);相位累加器
一、DDS原理概述
1、DDS在基本原理
框图如图所示。

它主要由标准参考频率源、相位累加器、波形存储器、数/模转换器、低通平滑滤波器等构成。

其中，参考频率源一般是一个高稳定度的晶体振荡器，其输出信号用于DDS中各部件同步工作。

DDS的实质是对相位进行可控等间隔的采样。

为实现全数字化的频率可调的频率合成器，本系统基于FPGA采用Verilog HDL设计而成直接数字频率合成器（DDS）。

系统由加法器、累加寄存器、波形存储器、D/A转换器、低通滤波器构成。

在FPGA 里面做到的是D/A转换器之前的部分。

图一DDS原理图
DDS系统的核心是相位累加器，它由一个N位累加器与N位相位寄存器构成。

时钟脉冲每触发一次，累加器便将频率控制数据与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位寄存器的数据输入端。

相位寄存器将累加器在上一个时钟作用后所产生的新相位数据反馈到累加器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。

2、DDS参数计算
相位寄存器每经过2N/M 个f c 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS 系统输出一个正弦波。

输出正弦波频率：
2
N
C out
f
f M •
=
本设计中，N=10,M 为位宽为32的频率控制字，fc=20Mhz
二、DDS 电路结构设计
1、电路描述
接口信号
名称位宽方向描述备注 freq 32 输入输入频率字
reset 1 输入复位高电平异步复位 clock 1 输入时钟上升沿有效 sinout 8
输出
输出波形
2补码格式
2、电路结构
DDS 模块RTL Viewer
累加器ACC模块RTL Viewer
ROM模块RTL Viewer
三、DDS电路仿真结果
1、Quartus时序仿真
设定时序分析工具为Class timing analyzer tool，观察电路最大运行频率fMAX
用二补码格式观察
2、Modelsim时序仿真
参考时钟fc=20Mhz
(1)当freq =
32'b0000_0001_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 78Khz
(2)当freq =
32'b0000_0010_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 156Khz
(3)当freq =
32'b0000_0100_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo =
(4)当freq =
32'b0000_1000_0000_0000_0000_0000_0000_0000; Modelsim仿真波形如图fo = 625Khz
四、频谱纯度分析
（原始信号）频率控制字为32'h08000000
时间
01234
5678910x 10
6
X: 6.25e+005Y: 89.17
（幅度-频率曲线）频率控制字为32'h08000000
频率/Hz
幅度/d B
（原始信号）频率控制字为32'h04000000
时间
x 10
6
（幅度-频率曲线）频率控制字为32'h04000000
频率/Hz
幅度/d B
200
40060080010001200
（原始信号）频率控制字为32'h02000000
时间
x 10
6
（幅度-频率曲线）频率控制字为32'h02000000
频率/Hz
幅度/d B
（原始信号）频率控制字为32'h01000000
时间
01234
5678910x 10
6
（幅度-频率曲线）频率控制字为32'h01000000
频率/Hz
幅度/d B
可见，随着频率控制字的减小，频谱的杂散现象越来越严重。

这是由相位截断所造成的。

五、代码附录
1、dds 模块（顶层模块）
2、acc 模块
3
*另外，为了做频谱分析，避免数据制式转换带来的麻烦，写ROM的时候，我又在原来的正弦波基础上加了个直流分量。

等到要从Modelsim中读取数据再导入到matlab的时候，我又把这个直流分量减去。

因为没有找到很好的解决数据制式问题的办法，所以我就用这个办法也能从matlab中再把波形还原出来。

Testbench
参考文献
[1]张厥盛，曹丽娜.锁相与频率合成技术[M].成都：电子科技大学出版社
[2]Altera Corporation，2001
[3]夏宇闻Verilog 数字系统设计教程[M].北京航空航天大学出版社.2003。