李福乐的跨导运算放大器设计实例
【CN109962687A】自动跨导控制放大电路【专利】
(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 201910370019.8(22)申请日 2019.05.06(71)申请人 成都师范学院地址 611130 四川省成都市温江区海科路东段99号(72)发明人 余波 (51)Int.Cl.H03F 3/45(2006.01)(54)发明名称自动跨导控制放大电路(57)摘要本发明公开了一种自动跨导控制放大电路，包括输入端u in 、控制端U c 、输出端i out 、电压控制放大器U 1、运算放大器U 2、运算放大器U 3、电容C 1、电容C 2、电阻R 1、电阻R 2、电阻R 3、电阻R 4、电阻R 5、电阻R 7、电阻R 8、电阻R 9、电阻R 10和二极管D 1，电压控制放大器U 1的型号为VCA610。
该自动跨导控制放大电路具有自动控制跨导值的功能，输入为交流电压信号，输出为交流电流信号，电流信号的峰值受到直流控制电压的控制；当直流控制电压稳定时，输出的电流值稳定，且不随输入交流电压信号幅度的变化而变化，可用于交流恒流源等电路的设计。
权利要求书1页 说明书4页 附图2页CN 109962687 A 2019.07.02C N 109962687A权 利 要 求 书1/1页CN 109962687 A1.一种自动跨导控制放大电路，其特征在于，包括输入端u in、控制端U c、输出端i out、电压控制放大器U1、运算放大器U2、运算放大器U3、电容C1、电容C2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R7、电阻R8、电阻R9、电阻R10和二极管D1，所述电压控制放大器U1的型号为VCA610，所述电压控制放大器U1的第1脚与输入端u in相连，所述电压控制放大器U1的第8脚接地，所述电压控制放大器U1的第2脚接地，所述电压控制放大器U1的第6脚与电源VSS相连，所述电压控制放大器U1的第7脚与电源VEE相连，所述电压控制放大器U1的第3脚与电阻R1的一端相连，所述电压控制放大器U1的第3脚与电阻R2的一端相连，所述电压控制放大器U1的第3脚与电容C1的正极端相连，所述电压控制放大器U1的第3脚与电阻R4的一端相连，所述电阻R1的另一端与电源VEE相连，所述电阻R2的另一端接地，所述电容C1的负极端接地，所述电阻R4的另一端与二极管D1的负极相连，所述二极管D1的正极与运算放大器U2的第6脚相连，所述运算放大器U2的第6脚与电容C2的一端相连，所述电容C2的另一端与运算放大器U2的第2脚相连，所述运算放大器U2的第2脚与电阻R3的一端相连，所述电阻R3的另一端与控制端U c 相连，所述运算放大器U2的第3脚与运算放大器U3的第6脚相连，所述运算放大器U3的第6脚与电阻R10的一端相连，所述电阻R10的另一端与运算放大器U3的第2脚相连，所述运算放大器U3的第7脚与电源VSS相连，所述运算放大器U3的第4脚与电源VEE相连，所述运算放大器U3的第3脚与电阻R9的一端相连，所述电阻R9的另一端接地，所述运算放大器U3的第3脚与电阻R7的一端相连，所述电阻R7的另一端与电压控制放大器U1的第5脚相连，所述运算放大器U3的第2脚与电阻R8的一端相连，所述电阻R8的另一端与输出端i out相连，所述电阻R5的一端与电压控制放大器U1的第5脚相连，所述电阻R5的另一端与输出端i out相连。
跨导运算放大器设计实例
李福乐 lifule@
1
Specifications
• CSMC 0.6um DPDM CMOS Process • GBW > 100MHz, PM > 60 when CL=2pF • DC Gain > 80dB • Output swing > 4V (differential) • Full differential architecture • Low Power (Large FOM)
所设计的OTA要应用于课程设计10bit cyclic ADC中。 在开关电容ADC中，ADC的速度取决于级电路的建立速度，而级电路的建立过程 可视为由大信号压摆区和小信号线性建立区构成，其中，小信号建立区的时间通 常要占到总建立时间的80%~90%，因此，OTA的大信号压摆率对ADC的速度影响 较小； 从另一个方面来说，压摆率只取决于偏置电Байду номын сангаас，当偏置电流和电容确定后，无论 输入管的VGS-VT是大是小，压摆率都不变。对于连续信号处理电路，我们希望 OTA在整个设计带宽内工作时，输出信号不会因为摆率跟不上而幅度受限，这个 时候需要SR/GBW大一些，即输入管的VGS-VT大一些；但是，对于采样信号处理 电路，比如我们所要设计的ADC，当我们确定好偏置电流，然后降低输入管的 VGS-VT，这个时候，SR不变，GBW变大，即SR/GBW变小了，而最终的建立时 间反而缩小了，ADC的速度加快了。 因此，SPEC中没有提出对SR的具体要求。 注意：不同应用对SR/GBW的不同要求！
3
MOST parameters
• u? Cox?
– Find out un, up, toxn and toxp from model library
一种增益提升高速 CMOS 运算跨导放大器的设计
其中图 2（a）是简单的两级运放，它具有大的输出摆
换芯片（ADC）又是视频编解码芯片的核心之一，也 是其性能的主要限制之一。因此设计高性能的模拟前 端 ADC 成为一种挑战。本文设计了一种 12bit,80MHz 采样速率的 ADC 中采样保持电路的核心—运算跨导放
幅 2（V dd －2V ds,sat ）,但是频率特性差，一般用 Miller
共模反馈（CMFB）电路检测 OTA 的共模输出
（V o1 +V o2 ）/2 和共模电压 V CMFB 的误差。平衡时它
们相等，这时
1 2
I1
=I
5
,
1 2
I
2
=I
7
=I
8
，当输出高于
V
CMFB
时，平衡被破坏，使流过 M5,M8 的电流增大，而 M6、
M7 的电流减小，使 M9 的漏电流下降从而使 M9 的栅
电子发烧友 电子技术论坛
一种增益提升高速 CMOS 运算跨导放大器的设计
刘睿强，景新幸，张祥祯
(桂林电子科技大学 信息与通信学院 ASIC 研究室 广西 桂林 541004)
摘要：设计了用于高速高分辨率 ADC 的 CMOS 全差分运算放大器，采用套筒式级联增益自举电路，达到高增益
点，ω p2 =-g m5 /C pபைடு நூலகம், 其中 g m5 为 M5 管的跨导，C p 主
要包括 M5 管的栅源电容 C gs 和 M3 管的栅漏电容
C gd 。而主运放的单位增益频率为ω u =g m1 /C L , g m1 为 M1 管的跨导。当加入辅助运放时，附加的增益部分 与 M5 管形成闭环，若附加增益部分速度太快，电路就 可能变得不稳定。又因为辅助运放增加了一对零极点 ω doublet ，不好的设计会严重影响运放的建立特性。应 使这对零极点相隔越近越好，且和主运放的单位增益
DAC课程——李福乐老师
DeltaDelta, VCO+Counter –R2RLecture 2ADC/DAC Structures •Flash ADCPipeline•ADC•SAR ADC•Sigma‐Delta ModulatorTime interleaved•‐•R2R DAC•Current‐Steering DACFlash ADC可实现性能3~8 bit M GS/•全并行操作，转换率最高单步转换延时最小xM ~ xGS/s •单步转换，延时最小•对与反馈控制很重要•适合于低分辨率转换器•面积、功耗、输入电容•雷达系统——射频采样？•电路非理想因素限制精度•T/H Buf ?•No T/H ，Scalable with technology, but clock skew?•主要电路技术•失调抵消、插值平均EPKAN ALPMAN, A 7‐Bit 2.5GS/sec Time ‐Interleaved C ‐2C SAR ADC For 60GHz Multi ‐Band OFDM ‐Based Receivers. PHD Thesis的结构，ADC由个这样的结构并联而成实现差分相减差分比较：先差分相减，然后判断极性电容耦合方式VR+VTHP阈值由电阻分压给出VR‐阈值由电容比例决定比较器失调Pre_ampLatchVos2Vos1VcmVip Qp A1VcmVinQn比较器失调：Vos = Vos1 + Vos2/A1PV 1VipQpA1Pre_amp LatchVos2Vos1VinQn比较器失调(2)/输入失调电压存储比较器失调：Vos ~= (Vos1+Vos2)/A1Vip A1VcmVcmPre_ampLatchVos2Vos1p VinQpQnV 输出失调电压存储VcmVcm 比较器失调：Vos = Vos2/A1AveragingR2/R1=1.3Ref: Kevin Kattmann, et, al. A Technique forReducing Differential Non‐Linearity Errors in FlashA/D Converters.Converters ISSCC91在量程两端需要dummy amplifier9Averaging g g在量程两端须加足够的dummy comparatorsRef:et,‐ 1.3‐Converter in Michael Choi, al. A 6b Gsample/s A/D 0.35‐um CMOS. JSSC Vol.36, No.12, Dec. 200110Interpolating降低功耗、输入电容对offset有平均作用中间的latch有R, Cp延迟电流内插插值系数限制Ref: Sansen: Analogdesign essential. P2043‐p2048电容内插•No over‐range comparators•No external sample‐and‐holdCh i t h S d t l6bit12GS L PChristoph Sandner, et. al. A 6bit, 1.2GSps Low‐PowerFlash‐ADC in 0.13um Digital CMOS, DATE05电容内插Christoph Sandner, et. al. A 6bit, 1.2GSps Low ‐Power Flash ‐ADC in 0.13um Digital CMOS, DATE05Lecture 2ADC/DAC Structures •Flash ADCPipeline•ADC•SAR ADC•Sigma‐Delta ModulatorTime interleaved•‐•R2R DAC•Current‐Steering DAC2×个复杂的数模混本身成为一个复杂的数模混中频滤波LNAVCOIF可实现性能bit 射频电路号电路数字电路典型商用芯片：xGS/s AD9230ADS4149Pipeline ADC ArchitecturereffMi ii i fMi if out V C bC V C C C V ⋅⋅−⋅+=∑∑==112×电路设计问题Monte ‐Carlo •结构级设计与优化SHA Behavior 孔径误差analysis– less?–Stage resolution?–Capacitor size?– Model (MATLAB)带宽功耗匹配、噪声PVT Corner Trans Opamp spec?–Calibration or not?•电路级设计与优化–High building blocks Transistor 线性、非线性误差Trans.分析很重要performance –Clock, Reference, I/O –可编程可配置• level Simulation (Spice, Spectre)典型开关电容电路反复寄生提取与优化版图设计–匹配设计–寄生优化–单元整数比、共心、加差分规范电源规划、干扰的抑制与隔离–面积优化dummy 、差分规范、关键点保护、衬底隔离、寄生分析。
跨导放大器设计实例
模拟集成电路实验——跨导放大器设计实验报告学院：电信学院班级：微电子23班姓名：游晓东学号：2120503069一、设计指标二、电路结构确定电路结构的原因： ① 根据设计指标② 电路结构对称，匹配度高，,Offset CMRR 性能指标好③ 电路稳定性好，只有一个主极点④ 该电路为差分输入，单端输出，共模抑制比大，输出共模点较稳定三、电路原理概述该电路主要由三部分组成：带隙基准电流源、偏置电路、跨导放大器9~21M M 构成一个跨导放大器，其中13M 为尾电流源，向输入的差动对管提供电流偏置。
11,12M M 为输入差分对管，将小信号电压转换成小信号电流。
9,14M M 和10,17M M 为两个对称的电流镜，比例复制小信号电流。
14,15M M 与16,17M M 为共源共栅结构，可以提高输出阻抗和开环增益。
18,19,20,21M M M M 为低压共源共栅电流镜，可以作为单端输出并且提高输出摆幅。
0~8M M 构成偏置电路部分，为跨导放大器提供偏置电流。
22~34,0~2,0~2M M Q Q R R 构成带隙基准电流源部分，为电路提供基准电流源。
四、设计过程1. 分配电流根据静态电流250A μ限制，分配带隙基准电流源部分20A μ，偏置电路部分10A μ（其中每一路2A μ），跨导放大器部分210A μ。
分配14,17M M 的偏置电流14M I 时主要考虑三个指标：,,GBW SR GMGM 要求900~1100/A V μ，因此GM 取1000/A V μ。
由于11GM B gm =⋅，B为14,9M M 的偏置电流之比，因此111000/B gm A V μ⋅= （1）GBW 要求大于3MHZ 。
112LB gm GBWC π⋅=⋅，因此11566/B gm A V μ⋅> （2）SR 要求大于3/V S μ。
92M LB I SRC ⋅=，因此9290M B I A μ⋅> （3）由于9112M ODI gm V =，若OD V 取0.2V ，则由（1）得9100M B I A μ⋅=，由（2）得956.6M B I A μ⋅>，由（3）得945M B I A μ⋅>。
基于跨导运算放大器的有源电感模拟器和电容放大器电路[发明专利]
![基于跨导运算放大器的有源电感模拟器和电容放大器电路[发明专利]](https://img.taocdn.com/s3/m/66ebc6c2cfc789eb162dc8d1.png)
专利名称：基于跨导运算放大器的有源电感模拟器和电容放大器电路
专利类型：发明专利
发明人：李志军,马铭磷,向林波
申请号：CN201510212627.8
申请日：20150429
公开号：CN104836543A
公开日：
20150812
专利内容由知识产权出版社提供
摘要：基于跨导运算放大器的有源电感模拟器和电容放大器电路，包括3个单端电流输出，型号为MAX436的OTA：U1、U2和U3，1个具有同相和反相电流输出，型号为MAX435的OTA：U4，1个接地电容C，4个电阻R、R、R和R和1个开关K，其中电阻R、R、R和R分别对应为相应OTA的跨导调节电阻，克服了上述有源电感模拟器和电容放大器电路功能单一，电感值和电容值调节范围窄等缺点，能同时实现有源电感模拟器和电容放大器，且具有较宽调节范围的通用电路。
申请人：湘潭大学
地址：411105 湖南省湘潭市西郊岳塘区霞光东路168号
国籍：CN
代理机构：四川君士达律师事务所
代理人：芶忠义
更多信息请下载全文后查看。
宽带运算跨导放大器OPA660
宽带运算跨导放大器OPA660OPA660是一个可灵便设计成高性能视频、和中频等宽带系统的单片集成。
它内含宽带、双极性的集成控制源（运算跨导放大器OTA）和一个电压缓冲放大器。
OTA可以看作是一个抱负的晶体，它有三个引出端，一个是高阻输入端B，一个是低阻输入/输出端E，一个是电流输出端C。
然而，OTA是一个零偏的双极性输出器件，在差动输入电压为零时输出电流亦为零，当B、E之间的电压为正或负时，其输出电流流出或流进C端，所以，OTA既可当作一个NPN型晶体管工作，也可当作一个PNP型晶体管工作，这就是“双极性”的含义。
OTA的增益和相位误差分离为0.06％和0.02°，缓冲放大器具有850MHz 的开环带宽和3000V/μs的转换速率。
运算跨导放大器的跨导可以由一个外接举行调整，用户可以在带宽、静态电流和增益之间相互协调，以获得最佳效果。
OPA660以其优良的性能和灵便的电路功能，使得它在视频和广播设备、通信设备和高速数据采集系统中具有广泛的应用价值。
作为基本的功能块，它可以简化自动增益控制（AGC）放大器和压控（VCO）的设计，也可为光纤传输中发光提供驱动电流，它还可用于迅速脉冲积分器、迅速控制环路放大器和有源中。
OPA660采纳SO－8表面安装和8脚塑料双列直插式两种封装形式，图1为它的引脚罗列。
图2是其简化的内部电路。
2 工作原理OPA660中的OTA是一个压控电流源（VCCS），它就象一个晶体管，其三个引出端B、E、C相当于三极管的基极、放射极和集电极。
但OTA 与晶体三极管的区分在于，它是一个自偏（零偏）器件，输入电压既可正，又可负，为双极性，OTA既可像一个NPN管那样工作，也可像第1页共3页。
第八讲 跨导运放的分析与设计讲解
由于零点的作用，相位裕度 从60多度减小至39度！
交流扫描
Ota simulation
.prot
.lib ‘LIB_PATH\csmc.lib’ tt
.unprot
.option post probe
分析miller补偿效应
.probe ac v(vo1) v(vo) vp(vo)
.op
*.dc v_vdc 2.48 2.495 0.0001
失调分析
在MOS晶体管的参数中考虑失配 例：原有的 W=12u, M=2 修改为 W=‘12u+12u*0.04u*alfa/sqrt(2*12um*5um)’ M=2 delvto=‘12.5n*alfa/sqrt(2*12um*5um)’ 这里alfa为(0,1)高斯分布变量 依次将网表的内容按照上面的方法修改
.lib ‘LIB_PATH\csmc.lib’ tt
.unprot
.option post probe
.probe dc v(vo1) v(vo)
.op .dc v_vdc 2.48 2.495 0.0001
精扫
*.trans 10ns 200ns 20ns 0.1ns
*.ac dec 10 1k 100meg $sweep rzv 0 2k 0.2k
耗，因此可查得电路功耗为2.47mW • 对于MOS管，注意各参量的含义：region、id、vgs、
vds、vth、vdsat、gm、gmb、gds……可查得流过 M_U3的偏置电流为149.8uA，并注意到M_M3的 region为Linear
直流扫描
Ota simulation
.prot
.lib ‘LIB_PATH\csmc.lib’ tt
二级密勒补偿运算放大器设计(西安邮电大学)
一、二级运放的结构及设计指标计算1.题目：二级密勒补偿运算放大器设计2.小组成员：3.设计思路设计要求在阅读复旦大学设计资料后，对之间学习过的带隙基准电路总结对比，寻找不同的结构的作用。
最基本的COMS二级密勒补偿运算跨导放大器的结构如图所示。
主要包括四部分：第一级输入级放大电路、第二级放大电路、偏置电路和相位补偿电路。
主要的任务如下：计算相应的设计指标、设计相应参数、绘制cadence核心原理图、绘制Smybol，搭建仿真测试电路、测试并仿真基本指标。
对比仿真结果，优化各项性能最后进行版图绘制，了解并生成版图。
提取参数并进行仿真，对比各项指标。
1.输出级放大电路由M6、M7组成。
M6为共源放大器。
M7为其提供恒定偏置电流同时作为第二级输出负载。
M14和Cc构成相位补偿电路。
因为M14工作在线性区，通过m14的直流电流为0，所以M14可等效为一个电阻，m14与电容Cc构成RC密勒补偿2.输出级放大电路由M6、M7组成。
M6为共源放大器。
M7为其提供恒定偏置电流同时作为第二级输出负载。
M14和Cc构成相位补偿电路。
因为M14工作在线性区，通过m14的直流电流为0，所以M14可等效为一个电阻，m14与电容Cc构成RC密勒补偿3.偏置电路由M8～M13和RB组成。
M8和M9宽长比相同。
M12与M13相比，源极加入了电阻RB，组成微电流源，产生电流IB。
对称的M11和M12构成共源共栅结构，减小沟道长度调制效应造成的电流误差。
在提供偏置电流的同时，还为M14栅极提供偏置电压。
M1和M2为第一级差分输入跨导级，将差分输入电压转换为差分电流；M3和M4为第一级负载，将差模电流恢复为差模电压；M6为第二级跨导级，将差分电压信号转换为电流；M7再将此电流信号转换为电压输出。
4.等效电路图5.静态功耗一旦电源电压确定，静态功耗取决于各支路静态电流总和。
考察各路电路，可以知道，此运放的静态功耗为6.单位增益带宽单位增益带宽是运放最重要的指标之一，它定义为当运放增益为1时，所加输入信号的频率，7.共模抑制比共模抑制比的定义为其中Adm是差模增益，Acm是共模增益。
(完整word版)跨导运算放大器的设计
跨导运算放大器的设计一、实验任务1-1 实验目的学会使用数模混合集成电路设计仿真软件Hspice ；学会按要求对电路的参数进行调整；学会对工艺库进行参数提取；学会用提取的参数进行手工计算分析并与仿真得出的参数进行比较。
通过上述实践达到对之前所学《模拟集成电路原理与设计》理论课程内容的更深入的理解和掌握，以及初步掌握模拟集成电路设计的方法和步骤，使学生能较快适应未来模拟集成电路设计的需求。
1-2 实验任务：设计一个跨导运算放大器（1） VDD=1.8 V , 使用models.mdl 库文件，1:B 是指两个管的w/L 之比，I bias =54 μA ，试调整各个管的参数，使该运放的放大倍数A V =inip noutv v v ->60，而且同时满足增益带宽积GBW>100 MHz ，相位裕度PM>65 oC ，并且最优指数totalLI C GBW FOM ∙=>0.422，可先参照一个样板仿真文件ota.sp 和 ota_test.sp，然C LB : 1 1 : B后自己调整；（2） 仿真各指标满足要求后，自行设计参数提取电路进行电路中的各个部分晶体管的参数提取，然后进行手算分析。
将分析结果与实际仿真结果进行比较； （3） 尽你所能调整除 VDD 之外的其他参数，包括I bias 来提高FOM ，最高能提高到多少？ 最后提交一个word 电子文档，包括参数提取过程、手算分析过程、电路图（带管子参数）、仿真波形图、及相关详尽的说明。
二、实验内容2-1 问题12-1-1参数分析•增益Av由out m V BR g A 10=，m g = 34||out o o R r r = ，333,EN o d V L r I =444EP o d V Lr I =B= (W 3/L 3)/(W 2/L 2)则43432233111//)/(2d d PN EN d ox out m v I I L L V V L W L W I L W uC BR g A ⨯⨯==所以，可通过增大M1的宽长比，增大L4的大小，以及提高M3和M2的沟道宽长比之比B 来提高放大增益V A 。
清华大学李福乐老师_集成电路设计_SAR ADC
集成电路设计方法三、电路设计-SAR ADC李福乐清华大学微电子所提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验SAR ADC Principle •以D/A来实现A/D, 逐次逼近•需要N次D/A和比较实现1次N位A/D转换•精度主要由DAC决定•无运放，低电压、低功耗•深亚微米CMOS工艺下很有发展潜艺下很有发展潜力的结构•超低功耗，高速转换是研究热点–异步时序控制可实现性能8~16 bitTime‐interleavedxk~ x00M S/s9‐b, 50MS/s, 65fJ/conv.9‐b, 40MS/s, 54fJ/conv.10‐ 10MS/s, 11fJ/conv.0b,0MS/s,fJ/conv.No Time‐interleaved!SAR的功耗优势实际上在中低分辨率上异步SAR结构主要N i t 的速度已逼近Pipeline结构Nyquist结构ADC的比较Ref: Shuo‐Wei Michael Chen. JSSC 2006.12提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验DAC topologies二进制电流型电压型电压改进型电流型R2R阻容混合型电荷型匹配好；低功耗单转差方案1单转差方案¾电荷型DAC特点：¾集成T/H 电路¾与输入相连的开关较多¾输入电容较大¾采用分段结构可减少电容数目¾电容大小是精度与面积功耗的权衡，可通过mento ‐carlo 仿真确定¾对高精度转换，输入开关键点底板采样关Ron 线性须保证bootstrap ！¾高位电容可采用单元温度码控制，以减小输入端毛刺，避免电荷泄漏；以及确保单调性¾高位电容可采用DEM 技术进一步提高精度¾版图关键点：t t¾DAC output整体电路Ref: 叶亚飞实践课汇报PPT一个8bit SAR ADC整体结构与信号关系顶板采样10提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验典型的两段分段电容结构X dV u a C 2)11u C kC 幅度VR的阶跃，其对DAC输出Vo的改变量分别为其中：Lt C X +保持正确权重，确保ADC线性=LL u k k C ⋅−=2别为：确保ADC线性，必须有：(a C C k +L Lt k C 2由以上公式可见，要令输入kC结论：1ADC的增益误差只取决于总采样电容与接到参考的总电容之比，MSB段接地的Cd1或寄生不会改变增益误差；2MSB段增加Cd1=kCu Cd1Cd1kC段不参与输入采样，降低ADC输入电容，且不会导致增益误差C 这里：①和②点的权重误差：dV dV =(Lt C C +根据前面的线性化设计结果有：在实际设计中，通常有：LtC <<<<在实际设计中常有为电容上极板寄生电容值与电容本身值之比寄生电容设计考虑•LSB段的寄生Cp2带来权重误差，导致非线性S C2带来权重误差导致非线性–权重误差比例固定为β，因此降低LSB端位数L，可降低非线性–LSB段所用电容、Ca，采用上极板共接•的上下极板间寄生Cp3直接影响权重，导致非线Ca直接影响权重导致非线性–版图布线要特别注意最小化Cp3•MSB段的寄生Cp1不会带来非线性问题和ADC增益误差，但作为DAC时，会带来约Cp1/CMt的增益误差但作为时会带来约p/的增–MSB段所有电容，采用上极板共接，此为底板采样需要better?Which is•从噪声和匹配考虑，MSB段的电容不能太小从声和考虑可取–k>1•从优化电容面积考虑，可采用多段结构–对于中低分辨率ADC，优化面积和输入电容C优化面积和输入电容–对于失配，可采用校准技术提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验由此可计算出元件匹配要求然后根()Nuu E E 221ασ≤由此可计算出元件匹配要求，然后根据工艺参数可确定元件尺度10%50%977%97.7%Ref: Anne Van Den Bosch, …, “An Accurate Statistical Yield Model for CMOS Current ‐Steering D/A Converters”, 2001电容取值：蒙特卡洛仿真法除了计算之外还可对除了计算之外，还可对SAR 结构建模，采用蒙特卡洛仿真法来设计电容尺度根据工艺厂商系统级模型提供的数据设定容值和失配Mento ‐Carlo 分析调整10u*10u: 0.11%若由噪声决定：满足要求？容值N10u*10u 的分析结果满足12bit 要求分段结构设计对于分段结构：1分段结构与CDAC 非线性）从匹配角度，分段结构不能降低电容值2）从噪声角度，分段结构也不能降低电容值3）分段结构可提高最小单元电容值，使其免受工单元电容值，使其免受艺最小尺度的限制4）若指标不受失配限制，分段结构可降低总电容值和ADC 输入电容（中低分辨率or 采用校准）Ref: Stefan Haenzsche, etc. “Modelling of Capacitor Mismatch and Non ‐Linearity Effects in …”, MIXDES 2010分段结构电容设计：可按照不分段的方法先设计Csample 值，而后截取高M 位为段选择合适的设计MSB 段，选择合适的Cu, k ，设计Ca 和LSB 段电容电容失配校准PrinciplelOffsetMeas.MeaslinearityMeasMeas.Ref: Y. Kuramochi, et, al. A 0.05‐mm2 110‐uW10‐b Self‐Calibrating Successive ApproximationADC Core in018um CMOS ASSC20070.18‐ CMOS,分段结构结合校准技术带来电容缩小Main DAC+CAL_DAC校准模式与转换模式Calibration Mode Conversion Model b d dRef: Y. Kuramochi, ASSC 2007非线性效应实际电容表达式：()()()⎥⎥⎦⎤⎢⎢⎣⎡−+−+=22101nom nom V V V V C V C αα电容电压系数致使电容值与输入电压有关，导致ADC 全局渐变的非线性，影响INL ；通常对12bit 以上分辨率的需要考虑电容电压系ADC ，需要考虑电容电压系数的影响差分结构不受1影响会好a1影响，会好一些MOM 电容？提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验Requirements On Comparator?amp amp amp amp 1234•High Speed–Offset 不影响总体线性度，但考虑到Latch 尺寸小，但导致offset 分布扩大–前置放大器的带宽；Latch 的速度•Low offset–影体线性度但考虑到转换精度，以及latch 迟滞效应、噪声和分辨力，其前置放大器增益需足够放大器级数要根据延时、增益、功耗来权衡选择Ref: JOEYDOERNBERG 前置放大器的增益–Offset Cancellation•Low Noise–主要是第一级放大器DOERNBERG, JSSC 1989主要是第级放大器amp1(1/f, thermal noise)•Low kickback noise–Latch 设计要合理(for example: Cascode, cap at input)–(especially at latch on ‐to ‐off)时序设计控制(p y )•Low Power–比较器是构成SAR ADC 功耗的主要单元Trade ‐offM1M2M1采用交叉耦合构成负阻，用于提高增益：Av=gmi/(gm2‐gm1)W2>W1W2W1：放大器W2<W1：带迟滞效应的比较器缺点：有静态功耗！问题：如何优化Latch的速度？？？低功耗动态比较器预放大器增益~ 2，电流1mA PMOS 负载工作在线性区输出共模逼近VDD ，这样latch 比较时会更快速度快：<100ps for 65nm LL processp Ref: Chun C. Lee, A SAR ‐Assisted Two ‐Stage Pipeline ADC. JSSC 2011.4Latch 无静态功耗动态pre ‐amp + ，无静态功耗~100ps for 90nmRef: 17.7 ISSCC2007Ref: 12.4 ISSCC2008提纲•引言•DAC设计–DAC类型–CDAC分段结构–CDAC电容失配与校准•比较器设计–比较器类型–比较器失调与噪声•SAR逻辑设计–同步逻辑–异步逻辑•实验cancellationComparator offset calibration在preamp输出加入电流可以矫正offset，但同时引入寄生，会降低速度；yield冗余设计也是提高y的办法Ref: S. Park, et, al. A 4GS/s 4b flash ADCin 0.18um CMOS. ISSCC 2006通过衬偏效应来调整输入管VT，以此来校准offsetRef:Alpman, Erkan. A 7‐BIT 2.5GS/sec TIME‐INTERLEAVEDC‐2C SAR ADC FOR 60GHz MULTI‐BAND OFDM‐BASEDRECEIVERS. PHD ThesisComparator offset calibration在动态比较器中，通过调整输入差分对或差分对负载来校准offsetRef: Masaya Miyahara, etc. A Low ‐Noise Self ‐Calibrating Dynamic Comparator for high ‐speed ADCs或通过调整输出点的差a)调整输入分负载电容来校准offset可编程电容阵列差分对b))调整差分负载Ref: 13.5 ISSCC2007Ref: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4Comparator noisepre ‐amp + Latch:静态p p 输入等效噪声可按照传统的放大器噪声分析方法来进行，即先各管产生的声在输先对各导通管产生的噪声在输出节点功率求和，然后再除以增益平方来求得输入等效噪声222222w +⎞⎛总输出噪声电流密度：()141312131211di di w di di di o +⎟⎟⎠⎜⎜⎝⋅+=di r di v 222211⋅=⋅⋅⋅=π总输出噪声电压：o o o no C g C r 422πtCLKΔV动态pre ‐amp ：增益和输出噪声与积分m tg 1=的增益：C A 时刻tTime ‐Domain noise analysis model基本RC 并联电路的时域噪声分析假设：①R 为无噪声电阻②in 为高斯分布噪声电路，其等效噪声电阻为Rn T 0时均值的高斯变量方差为③T=0时，vc 为0均值的高斯变量，方差为σ0那么，在时刻t 时，vc 仍为0均值高斯变量，且其方差为：dfR kT di nn42=()RCt RC t n t e e CR kTR 220221−−+−=σσt<<RC 的情况下，上式可简化为：f l l f 在情况式简化为Ref: Pierluigi Nuzzo, Noise Analysis ofLowz降低输入过驱动Vov1 z降低输入共模z延长有效积分时间tdLow noise dynamic comparator增加了：增加了：Co1, td, gm2gm1, td,A2第二级通过M6,M7向ti+, ti ‐放电，M1M2两级动态结构：在第一级增益不够高的情况下，增加第二级增益也能有效地降低噪声噪声Vni(σ)的对比（比对的两者具有相同的size ）21mV 066mV 延长了M1,M2饱和区工作时间td ；第一级差分电流通过M6,M7，带来第二级的电压增益A2增加第二级增益，也能有效地降低噪声2.1mV 0.66mV0.41mV0.2mV @ΔSTR=60psRef: Chi ‐Hang Chan, etc. ASSCC 2011 9‐4。
用LTS—2012测跨导运算放大器F3080
用LTS—2012测跨导运算放大器F3080
王国璋
【期刊名称】《微电子测试》
【年(卷),期】1993(007)002
【总页数】4页(P28-31)
【作者】王国璋
【作者单位】无
【正文语种】中文
【中图分类】TN722.77
【相关文献】
1.一种低压恒跨导轨对轨CMOS运算放大器设计 [J], 高瑜宏; 李俊龙
2.集成运算放大器的特性及其在音频放大器中的应用(十三)——超低噪声、低失真音频用运算放大器LT1115 [J], 无
3.低功耗恒定跨导轨对轨运算放大器设计技术研究 [J], 郭仲杰;何帅;郑晓依;陈浩;李青
4.一种具有高增益和超带宽的全差分跨导运算放大器 [J], 罗杨贵;曾以成;邓欢;唐金波
5.一种高线性度低失真跨导运算放大器的设计 [J], 蒋思中;覃志松
因版权原因，仅展示原文概要，查看原文内容请购买。