数字集成电路chapter6

EE141 数字集成电路
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组合逻辑电路
有比逻辑
VDD RL F In1 In2 In3 PDN VSS (a) 电阻负载 In1 In2 In3 PDN VSS (b) 耗尽NMOS负载 VDD VT < 0 VSS F In1 In2 In3 PDN VSS (c) 准NMOS负载 F VDD
Rp
单个信号 输入电容 为INV的5/3
Cint
Rp
Cint
Rn B 1
CL
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组合逻辑电路
复杂 CMOS门的晶体管尺寸规划
B A 4 C
保持一次加倍
8 8
OUT = D + A • (B + C)
加倍再加倍 加倍再加倍
D
4 一次加倍 A 2 2C
A输入电容为6 B输入电容为10 C输入电容为10 D输入电容为5 INV的输入电容为3
In3 In2 In1
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M3 M2 M1
C3 C2 C1
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组合逻辑电路
复杂门快速设计 2
晶体管排序
将要求速度快的输入靠近输出端
critical path In3 1 M3 In2 1 M2 In1 M1 0→1 1->0 CL C2 1->0 C1 1->0 critical path 0→1 In1 M3 In2 1 M2 In3 1 M1 1->0 CL C2 already=0 C1 already=0
延时由对 CL, C1 和 C2放电 决定
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延时由对 CL放电决定
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组合逻辑电路
复杂门快速设计 3
不同的结构
F = ABCDEFGH
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组合逻辑电路
复杂门快速设计 4
插入缓冲器将扇入隔离扇出
CL
CL
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组合逻辑电路
有比逻辑
A B
Y = X，如果 A& B=1， 即 A+B=0
X A
Y
X
B
Y
Y = X，如果 A+ B=1， 即 A &B=0
PMOS晶体管：传强1，弱0(只用于传输管逻辑)
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组合逻辑电路
互补CMOS逻辑形式
PUP和PDN是互补网络
– 符合DeMorgan定律
– 单级互补CMOS逻辑门是反相输出的
tp = a1FI + a2FI2 + a3FO
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组合逻辑电路
复杂门快速设计 1
晶体管尺寸规划
只要扇出电容为主
渐变尺寸规划
tpHL~R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL InN
MN
CL
分布RC线 M1 > M2 > M3 > … > MN (最接近输出最小) 使R1<R2<R3<R4
– 同相：需加额外反相
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组合逻辑电路
例子：与非门 NAND
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组合逻辑电路
例子：或非门 NOR
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组合逻辑电路
复杂 CMOS组合逻辑
B A C D OUT = D + A • (B + C) A D B C
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– 无静态功耗
稳态时， VDD和VSS (GND)间无直流通路
动态特性
– 上升、下降时延接近
上下网络有适当的尺寸比例
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组合逻辑电路
CMOS 特性
满电源幅度开关：高噪声容限 电平幅度与器件尺寸无关：ratioless 稳态时，总有对Vdd或Gnd 通路：低输出阻抗 特别高的输入阻抗：输入稳态电流几乎为零 电源地之间无直接通路：无静态功耗 传输延时是负载电容和晶体管电阻的函数
两个输入同时0->1
– 延时为： 0.69(2Rn)CL
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组合逻辑电路
延时对输入波形的依赖
3 2.5 2
A=B=1→0 A=1 →0, B=1 A=1, B=1→0
Input Data Pattern A=B=0→1 A=1, B=0→1 A= 0→1, B=1 A=B=1→0 A=1, B=1→0
目的：相对静态互补CMOS，减少晶体管数目
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组合逻辑电路
比例逻辑
思路
– PDN关断，上拉电阻起作用，VOH＝VDD – PDN导通，上拉电阻和PDN分压⇒比例逻辑
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组合逻辑电路
比例逻辑——无源负载
VDD
MNOS＋电阻负载
电阻负载 RL
F In1 In2 In3
Delay (psec) 69 62 50 35 76 57
Voltage [V]
1.5 1 0.5 0 -0.5 0 100 200 300 400
A= 1→0, B=1
time [ps]
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NMOS = 0.5μm/0.25 μm PMOS = 0.75μm/0.25 μm CL = 100 fF 27
– – – – –
VOH＝VDD VOL＝VDDRPN / (RPN+RL) 不对称响应 有静态功耗 tPL＝0.69RLCL
PDN
VSS
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组合逻辑电路
比例逻辑——有源负载
从设计角度透视：
数字集成电路
组合逻辑电路
2007年10月23日
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组合逻辑电路
组合逻辑与时序逻辑
Combinational，组合逻辑 Output = f (In)
Sequential，时序逻辑 Output = f (In, previous In)
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组合逻辑电路
实际标准单元
N Well N阱 VDD
VDD
M2 In M1 Out
VDD In Out
Out
Cell boundary 单元边界
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GND GND
In 15
组合逻辑电路
标准单元
VDD
VDD
2输入与非门
B
A
A
Baidu Nhomakorabea
B VDD Out
Out GND GND
2
组合逻辑电路
组合逻辑与时序逻辑
组合逻辑
– 任何时候输出输入关系由布尔函数决定
稳态 输出不反馈到输入
– 最简单：反相器
推广到复杂门：NAND与非门，NOR或非门…
– 评价指标：
面积、速度、能量和功耗 抗噪声能力、可靠性
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组合逻辑电路
内容概要
静态CMOS
– 常规静态CMOS – 有比逻辑 – 传输晶体管逻辑
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F =G
… …
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组合逻辑电路
阈值降落
PUN VDD
S
VDD Pmos传强1 0 → VDD CL
D
VDD VGS
S
Nmos传弱1 0 → VDD - VTn CL VDD → |VTp|
D
PDN
D
VDD → 0 CL Nmos传强0
VGS
S
VDD
S
CL Pmos传弱0
6
D
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组合逻辑电路
开关延时模型
A A Rp A Rn B Rn A NAND2
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Ron ，Req
Rp B A CL Rn A Cint INV CL Rn A A Rp B
Rp
Rp
Cint
Rn B
CL NOR2
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组合逻辑电路
Ron
与工作区密切相关 对于手工计算采用固定值
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A B 16
组合逻辑电路
棒图 —— 符号化版图
没有尺寸，说明晶体管的相对位置 p/n管的栅贯通 尽量保证注入连续 尽量只用m1
VDD VDD
Inverter
NAND2
Out Out
In GND GND
A B
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组合逻辑电路
实现 C • (A + B) 的棒图
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组合逻辑电路
构建复杂 CMOS组合逻辑
OUT = D + A • (B + C)
SN1 F A D B C B C SN4 SN2 SN3 VDD VDD
SP2
SP4
A
C B
SP3
F A D
SP1
D F
(a) pull-down network
对于nmos的pull-dwon网 络反向输出，并联为或 运算，串联为与运算， 根据优先级叠加
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A C VDD j i GND
B
C
X
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组合逻辑电路
实现 C • (A + B) 的两种电路
A VDD C B A B C VDD
X
X
GND
GND
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组合逻辑电路
互补 CMOS 组合逻辑特性
静态特性
– 高噪声容限(NM)
VOH=VDD，VOL= VSS (GND)
组合逻辑电路
tp ：扇出的函数
（多输入同时跳变）
tpNOR2 tp (psec) tpNAND2 tpINV
所有门的驱 动力相同 驱动自己
斜率是驱动 力的函数
4 6 8 10 12 14 16
2
eff. fan-out
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组合逻辑电路
tp ：扇入和扇出的函数
扇入: 平方 源于电阻和电容 扇出: 每个额外扇出增加CL
(b) Deriving the pull-up network hierarchically by identifying sub-nets
A D B C
(c) complete gate
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组合逻辑电路
单元设计
标准单元
通用逻辑 可综合 等高，宽度可变
数据通路单元
规则、结构化逻辑（算术运算） 单元中包含互连线 固定高度和宽度
A j B X = C • (A + B) C A i B A B C
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互连交叉 用poly影响性能 用m2浪费布线资源
A C VDD j
C
B
j X i
GND
N注入断开 浪费单元面积
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组合逻辑电路
实现 C • (A + B) 的棒图
A j B X = C • (A + B) C A i B A B C
两个输入同时1->0
– 延时为：0.69(Rp/2)CL
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组合逻辑电路
输入波形对延时的影响
输入低到高转换
Rp A Rn A Rn B Cint B CL Rp
A=1，B=0->1
– 延时为： 0.69RnCL
A=0->1，B=1
– 延时为： 0.69RnCL – 实际上单A跳变比单B跳变快
动态CMOS
– Domino – NP-CMOS –…
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组合逻辑电路
静态互补CMOS
VDD In1 In2 InN In1 In2 InN PDN 全NMOS 全PMOS 上拉网络 F(In1,In2,…InN) 下拉网络 PUN
PUN和PDN是互补逻辑网络 G ( In1 , In2 , In3 , K) ≡ F ( In1 , In2 , In3 , K) PDN PUN
– 取转换两端点之间的均值（平均电流法） – 举例：计算反相器的TpHL时，
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组合逻辑电路
输入波形对延时的影响
输入高到低转换
Rp A Rn A Rn B Cint B CL Rp
A=1，B=1->0
– 延时为： 0.69RpCL
A=1->0，B=1
– 延时为： 0.69RpCL – 实际上单A跳变比单B跳变快
组合逻辑电路
晶体管尺寸规划（最坏情况匹配）
假定典型p/n管比例为2/1 —并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快) —串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻)
Rp 2 A Rn 单个信号 输入电容 2 B 为INV的4/3 2 Rn A
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Rp B 2 CL 4 B 4 A Rn 1 A
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组合逻辑电路
NAND的tp ~扇入函数
1250 1000 750 500 250 0 2 4 6 8 10 12 14 16
（多输入同时跳变）
Quadratic 平方
扇入不大于4
tp (psec) tpHL tp tpLH tpLH
Linear线性
fan-in
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组合逻辑电路
NMOS晶体管串联和并联
晶体管：栅控开关 NMOS开关：栅控开关输入高电平，开关闭合
A X A B Y Y = X，如果 A&B=1
X
B
Y
Y = X，如果 A+B=1
NMOS晶体管：传强0，弱1(只用于传输管逻辑)
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组合逻辑电路
PMOS晶体管串联和并联
PMOS开关：栅控开关输入低电平，开关闭合
一次加倍
D
保持
1 B 2 保持一次加倍 保持一次加倍
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组合逻辑电路
扇入的考虑
A B A B C D C3 C2 C1 C D CL
分布RC模型 （Elmore延时）
A/B/C/B同时0->1时 tpHL~R1C1+(R1+R2)C2+ (R1+R2+R3)C3+(R1+R2+R3+R4)CL ~Reqn(C1+2C2+3C3+4CL) 传输延时随扇入迅速恶化 －最坏情况为平方关系 －电阻和电容同时起作用