数字集成电路chapter6
数字集成电路
第一章：成品率：芯片的成本取决于在一个圆片上完好芯片的数量以及其中功能合格的芯片所占的百分比。
再生性：保证一个受干扰的信号再通过若干逻辑级后逐渐收敛回到额定电平中的一个。
扇出：表示连接到驱动门输出端的负载门的数目。
扇入：该门的输入数目。
反相器VTC的特性：在过渡区有无限大的增益，门的阈值位于逻辑摆幅的中点，高电平和低电平噪声容限均等于这一摆幅的一半。
输入和输出阻抗为无限大和零。
t p：输入和输出波形的50%翻转点之间的时间。
第三章：电路符号：P63NMOS工作原理：笔记。
沟道长度调制效应使饱和区的电流不维持恒定状态，有微小的增加。
速度饱和：当沿沟道的电场达到某一临界值时，载流子的速度将由于散射效应而趋于饱和。
短沟期间比长沟器件更易进入饱和区。
MOS管开关模型：三个结论：1．电阻反比于器件的宽长比，晶体管的宽度加倍时将使电阻减半。
2．当V DD>V T +V DSAT/2时电阻实际上将与电压源电压无关。
3．一旦电源电压接近V T，电阻会急剧增加。
电容种类：1.MOS结构电容2.沟道电容3.结电容衬偏效应是V T值增加，原因是由于电荷数量变多（具体看课件）全比例缩小(恒电场缩小):电压和尺寸被缩小同一个因子S，可以提高器件密度，提高性能，降低功耗。
恒压缩小：尺寸缩小倍数为S，电压不变一般化缩小：工艺尺寸和电压各自独立缩小，尺寸缩小倍数为S，电压降低倍数为U。
第四章：集总模型：树结构链结构：传输线性质：信号以波的形式传播通过互联介质。
传输线分类：有损传输线，无损传输线P114 表格4.7第五章：有比反相器：在输出低电平时，驱动管和负载管同时导通，其输出低电平由驱动管的导通电阻和负载管的等效电阻分压决定。
无比反相器：在输出低电平是，只有驱动管导通，负载管截止，在理想情况下，其输出低电平为0推挽结构CMOS电路特点：VTC 特点：P133图开关阈值电压定义为Vin=V out的点，由可知，开关阈值取决于r，它是PMOS和NMOS相对驱动强度的比。
数字集成电路知识点整理
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用 Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE (Non-Recurrent Engineering) 成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing），封装（packaging），测试（test）正比于产量综合可以相互转化加了功耗信息一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数功耗：emmmm自己算4、EDA设计流程IP设计系统设计（SystemC）模块设计（verilog）版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)：.db（不可读） .lib（可读）.sdb .slib第二章器件基础1、保护IC的输入器件以抗静电荷（ESD保护）2、长沟道器件电压和电流的关系：3、短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值ξC时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
数字集成电路第6章
混合I2L电路工艺结构 工艺控制 I2L电路的版图设计
全I2L电路工艺结构（非外延型）
器件直接作在单晶衬底上 5次光刻,(深N+墙、P型基区、浅 N+集电区、 接触孔、铝互连），三次扩散（N+墙、P型基 区、浅 N+） NPN管对β 有要求；PNP对α有要求 为了提高β ，衬底电阻越低越好 为了提高α，衬底电阻越高越好， 折衷一下，一般照顾NPN管多一些，选0.1cm
I2L基本单元电路工作原理
PNP管QP的集电结压降 VCBP VB 0.05V 发射结电压仍为 VBEP 0.7V ,因此, 当输入 为0态, PNP管QP处于临界饱和 I 2 L电路是一个单端输入 , 多端输出的的非 门, 其中PNP管QP处于共基极状态 , 其集电 极电流I P是在轮流在两个倒置的 多集电极 NPN管QN 1的集电极和QN 2的基极之间流动 , 起一电流源的作用
,因为倒置
电压传输特性和抗干扰能力
输出高电平VOH 等于一个结压降 VBE , 约为700m V 输出低电平VOL 等于饱和压降 VOL VCES 50m V, VOH ,与VOL 之间中间值为 VTH : 700m V 550m V VTH 550m V 625m V 2 低电平噪声容限 VNL VTH VOL 575m V 高电平噪声容限 VNH VOH VTH 75m V 高电平抗干扰能力较差 , 但其只作大规模集成电 路的内部门 , 且电源电压较低 , 工作电流较小 , 所以 噪声容限并不影响其使 用.
集成注入逻辑电路(I2R)电路
特点:集成密度高;功耗低;延时功耗积小;成本低; 工艺与其他集成电路兼容;数模作在同一芯片 中 结构:一种单管输入多管输出的反向器 由一横向PNP管和一倒置的NPN管构成 PNP管的集电极和NPN管的基极共用 PNP管的基极和NPN管的发射极共用 又称合并的MTL电路(merged)
数字集成电路--电路、系统与设计（第二版）课后练习题第六.
数字集成电路--电路、系统与设计（第⼆版）课后练习题第六.Digital Integrated Circuits - 2nd Ed 11 DESIGN PROJECT Design, lay out, and simulate a CMOS four-input XOR gate in the standard 0.25 micron CMOS process. You can choose any logic circuit style, and you are free to choose how many stages of logic to use: you could use one large logic gate or a combination of smaller logic gates. The supply voltage is set at 2.5 V! Your circuit must drive an external 20 fF load in addition to whatever internal parasitics are present in your circuit. The primary design objective is to minimize the propagation delay of the worst-case transition for your circuit. The secondary objective is to minimize the area of the layout. At the very worst, your design must have a propagation delay of no more than 0.5 ns and occupy an area of no more than 500 square microns, but the faster and smaller your circuit, the better. Be aware that, when using dynamic logic, the precharge time should be made part of the delay. The design will be graded on themagnitude of A × tp2, the product of the area of your design and the square of the delay for the worst-case transition.。
数字集成电路设计英文版课程设计
Digital Integrated Circuit Design Course Design(English Version)AbstractDigital integrated circuit design is an important subject in thefield of electrical engineering. With the rapid development ofelectronic technology, digital integrated circuits have been widely used in various electronic devices. In this course design, the theoretical knowledge of digital integrated circuit design will be combined with practical applications, and students are required to design and simulate various digital integrated circuits.Learning GoalsThe goal of this course design is to enable students to understand the basic principles of digital integrated circuit design and to master the key design techniques and methods. By completing this course design, students will be able to:•Understand the principles and design methods of basic digital circuits•Design and simulate various digital integrated circuits•Analyze and optimize circuit performance•Apply design principles to solve practical problemsCourse OutlineChapter 1 - Introduction•Overview of digital integrated circuit design•Design flow of digital integrated circuits•Different CAD tools and simulation methodsChapter 2 - Combinational Logic Circuit Design•Boolean algebra and logic gate symbols•Minimization of Boolean function•Design of combinational logic circuits using gate-level and HDL-based methodsChapter 3 - Sequential Logic Circuit Design•Basic sequential circuits: latch and flip-flop•State machines and state diagrams•Design of sequential logic circuits using HDL-based methods Chapter 4 - Arithmetic Circuit Design•Design of half and full adders•Design of subtractors, multipliers, and dividers•Design of ALU and data path circuitsChapter 5 - Memory Circuit Design•SRAM and DRAM cell design•ROM and PLA circuit design•Design of register files and memory hierarchyChapter 6 - Verification and Testing•Overview of verification and testing•Test pattern generation and fault simulation•Design for testability and built-in self-testChapter 7 - Advanced Topics•Low-power design techniques•Clock distribution and clock gating design•Digital signal processing and custom circuitsCourse Design RequirementsThe following requirements should be met by students in the course design:1.Choose a digital integrated circuit design topic from thecourse outline.2.Write a design proposal that includes the design goal,specifications, and implementation plan.e industry-standard CAD tools to design and simulate thecircuit.4.Analyze the circuit performance and optimize the design ifnecessary.5.Write a final report that includes the circuit design,simulation results, and analysis.ConclusionBy completing this course design, students will have a deep understanding of digital integrated circuit design and simulation. They will be able to apply their knowledge to practical circuit design and bewell prepared for further study or work in the field of digital integrated circuits.。
数字集成电路分析与设计 第六章答案
CHAPTER 6P6.1. The on-resistance of a unit-sized NMOS device.LINEAR | SATURATIONOn-resistance of a unit-sized NMOS device051015202500.20.40.60.811.2V DSR D SThe average on-resistance is approximately 15kΩ. The expression for the average resistance value between DD V and 2DDV .()()()()()()()()222,,22,2223344V DD DSV DS DD DDDD DDV DDDS DD DS D satD satV V V V V I V I I ON DD ON ON DD GS T CN N DDD sat sat ox GS T R V R R V V VE L V I Wv C V V +++===-+==-P6.2. Since the signal must go around the ring twice for one oscillation, the period is :()()()()()()()()()()()()()()331531517301012.51021100.32727.5103100.3173ps TOT PLH PHL P LOAD N LOAD P N W EQP EQN g eff P N P N t N t t N R C R C N R R C W L L N R R C C W W W W --=+=+=+⎛⎫=+++ ⎪⎝⎭⎛⎫=⨯+⨯+ ⎪⎝⎭=⨯⨯=115.77GHz 173TOTf t ps=== Independent of inverter size.P6.3. SPICE.P6.4. The self-capacitance in these cases are the capacitances that will make the transition from0 to DD V or vice versa.a. In this case, all the internal nodes will be charged so the self-capacitance is :()2233313SELF eff eff C C W W W W W C W =++++=b. In this case, all the internal nodes but the one above the bottom NMOS transistor will be charged:()223310SELF eff eff C C W W W W C W =+++=c. If we assume a worst-case scenario, this node will be charged up to DD V from 0.()2233313SELF eff eff C C W W W W W C W =++++=d. The node above the bottom-most NMOS transistor has already been discharged.()223310SELF eff eff C C W W W W C W =+++=P6.5. SPICEP6.6. For optimum sizing given four inverters.()()()()()()()()()()()()44332214111111120012005.8911200203.895.891203.8934.645.89134.64 5.895.8915.8915.8945.890.525.5OUT NPE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P =⨯=====⨯===⨯===⨯===⨯====⨯+=+=+=∏∑∑For the number of devices for optimum delay:log log log log log log12005.11log log 4N N SE SE PE SE PE N SE PEPE N SE =======Setting 5N =gives:()()()()()()()()5544332215114.1211200290.634.121290.6370.394.12170.3917.054.12117.05 4.124.1214.1214.1244.120.518.5OUT N SE LE C C SE LE C C SE LE C C SE LE C C SE LE C C SE D LE FO P SE P ===⨯===⨯===⨯===⨯===⨯====⨯+=+=+=∑∑P6.7. Solution for NAND3For the first NAND3, LE=5W/3W=5/3. For the second NAND3, the delay is not the same asthe basic inverter. So use the more general formula:310/25/33nand W R LE WR⨯== Same as the first case.a.For equal rise and fall time, we double the sizes of the transistors which leads to:313LE==b.For the pseudo-NMOS, we must first calculate the currents, which are different forpull-up and pull-down in the case of a pseudo-NMOS.For the case of the pull-up, only the PMOS is charging the output, for equal delays,we double the size of the PMOS and NMOS to obtain:23LE=P6.9.a.53 LE=b.53 LE=c.82,33 R FLE LE==d.4,23R FLE LE==P6.10.a.813RLE st gate =b.523FLE nd gate =()()()()()()()()()()()()()()45343433221411451110002222336.8711000145.656.87145.6535.366.8735.36 6.876.871 6.8716.8746.870.51 1.50.5OUT NN N PE LE FO SE LE C C SE LE C C SE LE C C SE LE C C SE D SE P SE P ⎛⎫⎛⎫=⨯== ⎪⎪⎝⎭⎝⎭===⨯===⨯===⨯===⨯====+=+=++++∏∑∑31=P6.12.()()()()()()()()()()()()()()()6345434332211546410001777833311.5510001173.2111.55173.2112511.5525411.5511.55111.551111.55OUT N N PE LE FO BE SE LE C BE C SE LE C BE C SE LE C BE C SE LE C BE C SE D SE P ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⨯⨯===⨯⨯====+∏()()41411.550.51 1.5251.2N SE P =+=++++=∑∑()()()()()()()()()()()635735445712(2)(4)800066730333314.6800011095.814.610951175.114.64512(4175.1500)533533OUT PE LE FO BE SE LE C BE C SE LE C BE C SE PE LE FO BE SE ⎛⎫⎛⎫⎛⎫=⨯⨯== ⎪⎪⎪⎝⎭⎝⎭⎝⎭===⨯⨯===⨯⨯===⎛⎫⎛⎫=⨯⨯=⨯+= ⎪⎪⎝⎭⎝⎭==∏∏()()()()()()()()()()()5343322151117.4712001114.317.54114.32317.517.5117.51117.53(17.5)214.60.51 1.5 2.25288.9NN N LE C BE C SE LE C BE C SE LE C BE C SE D SE P SE P =⨯⨯===⎛⎫⎪⨯⨯⎝⎭===⨯⨯====+=+=++++++=∑∑To minimize the delay, a estimate of the number of needed stages can be performed :log log 6637049.610log log 4SE PE N SE =∴===≈ The additional stages can be implemented as inverters attached at the input.P6.14. Consider the following situations :C LV inC LV outOutput high-to-low Output low-to-highIn the first case, the output is making a transition from high to low. The next inverter (not shown) has the PMOS in the cutoff region and the NMOS in the linear region. In these regions, the input capacitance of the next gate can be computed as follows:PMOS: C GP =C g x 2W x (1/2) NMOS: C GN =C g x WFor the output low-to-high transition, we have the PMOS linear and the NMOS cutoff: PMOS: C GP =C g x 2W NMOS: C GN =C g x W (1/2)Clearly, the second case has a larger total capacitance and hence a larger effective C g .P6.15. For this problem we examine ramp inputs as compared to step inputs. In both cases below,the transistors being driven enter the linear region and experience larger gate capacitances than the step input case. Therefore, C g is always larger for ramp inputs.C LC LV outpositive-going input ramp negative-going input rampV V DDP6.16. The FO4 delay for 0.18um is approximately 75ps. For 0.13um it is 55ps. Therefore, theconstant for the equation is roughly 420ps/um.。
数字集成电路设计-组合逻辑电路
7.1 概述
Logic In
Circuit
In Out
组合逻辑与时序逻辑
Logic
Out
Circuit
State
(a) Combinational 组合逻辑电路
Output = f(In)
(b) Sequential 时序逻辑电路
Output = f(In, Previous In)
组合逻辑电路的输出只与当前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前 的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器
p n
(VDD | VTn
|) 2
要VOL
，就要 n p
7.4 准nMOS电路
准nMOS反相器:实例
VDD＝5V，VTn＝＋0.7V,VTp＝ 0.8V,
' n
150A/V 2 ,
' p
68A/V 2
p
' p
W L
p
n
' n
W L
n
W L
n
4, W L
p
6 VOL
1.75V
找到最长的pFET串联链导通时的逻辑组合，确定等 效电路，计算时间参数，求出上升时间
21
7.2 静态CMOS电路
传播延时:估算
RON =
VDD Rp
A
F Rn
CL A
VDD
Rp
A
B
Rn B
Rp
F CL
Rn A
VDD Rp
B
Rp
A
F
Rn Rn
A
B
CL
(a反) I相nv器erter
数字集成电路(时序逻辑电路)
目录
• 引言 • 时序逻辑电路的基本概念 • 数字集成电路的组成 • 时序逻辑电路的分析方法
目录
• 引言 • 时序逻辑电路的基本概念 • 数字集成电路的组成 • 时序逻辑电路的分析方法
目录
• 时序逻辑电路的设计方法 • 时序逻辑电路的应用 • 时序逻辑电路的发展趋势和挑战
逻辑门
01
逻辑门是数字集成电路的基本组成单元，用于实现逻辑运算（如AND、 OR、NOT等）。
02
常见的逻辑门有TTL（Transistor-Transistor Logic）和CMOS （Complementary Metal-Oxide Semiconductor）等类型。
03
逻辑门通常由晶体管组成，通过不同的组合和连接方式实现各种逻辑 功能。
目录
• 时序逻辑电路的设计方法 • 时序逻辑电路的应用 • 时序逻辑电路的发展趋势和挑战
01
引言
01
引言
主题简介
数字集成电路
数字集成电路是利用半导体技术将逻 辑门、触发器等数字逻辑单元集成在 一块衬底上，实现数字信号处理功能 的集成电路。
时序逻辑电路
时序逻辑电路是一种具有记忆功能的 电路，其输出不仅取决于当前的输入 ，还与电路的先前状态有关。常见的 时序逻辑电路有寄存器、计数器等。
时序图
通过图形方式表示时序逻辑电路的输入和输出随时间变化的规律，能够直观地展 示电路的工作过程。
逻辑方程和时序图
逻辑方程
描述时序逻辑电路输入和输出关系的数学表达式，通常由触发器的状态方程和输 出方程组成。
时序图
通过图形方式表示时序逻辑电路的输入和输出随时间变化的规律，能够直观地展 示电路的工作过程。
数字集成电路
用于处理数字信号的集成电路
01 基本介绍
03 逻辑功能
目录
02 型号组成 04 内部设计
05 类别说明
07 注意事项
目录
06 一般特性
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。根据数字集成电路 中包含的门电路或元、器件数量，可将数字集成电路分为小规模集成（SSI）电路、中规模集成MSI电路、大规模 集成（LSI）电路、超大规模集成VLSI电路和特大规模集成（ULSI）电路。
·输入端信号幅度不能大于VDD和小于0V；
·消除电源上的干扰；
·在条件允许的情况下，尽可能降低电源电压，如果电路工作频率比较低，用+5V电源供电最好；
·对使用的电源加限流措施，看
②电源电压的极性千万不能接反，电源正负极颠倒、接错，会因为过大电流而造成器件损坏。
③CM0S电路要求输人信号的幅度不能超过VDD～VSS，即满足VSS=V1=VDD。当 CM0S电路输入端施加的电压过 高（大于电源电压）或过低（小于0V），或者电源电压突然变化时，电路电流可能会迅速增大，烧坏器件，这种 现象称为可控硅效应。预防可控硅效应的措施主要有：
从功能上来看，数字集成电路内部可以分为数据通路（Data-path，也称为数据路径）和控制逻辑两大部分。 这两大部分都是由大量的时序逻辑电路集成的，而且绝大部分都是同步的时序电路，因为时序电路被多个触发器 或寄存器分成若干节点，而这些触发器在时钟的控制下会按同样的节拍来工作，可以简化设计。在长期的设计过 程中，已经积累了很多标准的通用单元，比如选择器（也叫多路器，可以从多个输入数据中选一个输出）、比较 器（用于比较两个数的大小）、加法器、乘法器、移位寄存器等等，这些单元电路形状规则，便于集成（这也是 数字电路在集成电路中得到更好的发展的原因）。这些单元按设计要求连接在一起，形成数据通路，待处理的数 据从输入端经过这条通路到输出端，便得到处理后的结果。同时，还需要由专门设计的控制逻辑，控制数据通路 的各组成部件，按各自的功能要求和特定的时序关系和来配合工作。
清华大学《数字集成电路设计》周润德第6章组合逻辑课件.
第二节有比逻辑 VDD 电阻负载 RL F In1 In2 In3 PDN VSS (a 电阻负载 In1 In2 In3 PDN VSS (b 耗尽型NMOS负载耗尽型负载 VT < 0 VSS F In1 In2 In3 PDN VSS (c 伪NMOS F VDD PMOS负载 VDD 目的: 与互补CMOS相比可以减少器件的数目数字大规模集成电路清华大学微电子所周润德第六章（2）第 1 页 2004－10－27有比逻辑 VDD Resistive Load 共 N 个晶体管 + 负载 RL VOH = VDD VOL = F RPN RPN + RL In1 In2 In3 不对称响应 PDN t pL = 0.69 RLCL 有静态功耗 VSS 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 2 页伪NMOS ( Pseudo-NMOS VDD A B C D F CL VOH = VDD (similar to complementary CMOS 2 V OL ⎞ kp ⎛ 2 – ------------- ⎟ = ------ ( V – V – V V k ⎜( V DD Tp n DD Tn OL 2 ⎠ 2 ⎝类似于互补CMOS kp V OL = ( VDD – V T 1 – 1 – ------ (assuming that V T = V Tn = VTp k n SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!! 较小的面积和驱动负载，但有静态功耗 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 3 页Pseudo-NMOS 电压传输特性（VTC） VDD 3.0 PMOS负载 VSS Vout [V] 2.5 2.0 W/Lp = 4 F In1 In2 In3 PDN 1.5 W/Lp = 2 1.0 0.5 W/Lp = 0.5 W/Lp = 0.25 W/Lp = 1 VSS 伪NMOS 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vin [V] 在性能、功耗＋噪声容限之间综合考虑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 4 页伪 nMOS / pMOS 逻辑（1）伪 nMOS 逻辑的基本电路 1. 2. 3. 4. 5. p 管作负载，其栅极接地 n 个输入端的伪 nMOS 电路有 n + 1 个管子 kn k p 的比例影响传输特性的形状及反相器 V OL 的值当驱动管导通时，总有一恒定的 DC 电流（静态功耗）当驱动管和负载管均不导通时，输出电压取决于管子的次开启特性 6. 噪声容限 N M L 比 N M H 差很多 7. 基本方程 8. 应用场合 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 5 页伪 nMOS 逻辑 Vdd 负载 Vout Vin 驱动 GND 伪 pMOS 逻辑 Vdd 驱动 Vin Vout 负载 GND 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 6 页（2）伪 NMOS 的设计：驱动管与负载管的尺寸应有一合适的比率 1. 为减少静态功耗，驱动电流 IL 应当小 2. 为了得到合理的 NML ，VOL = IL（RPDN 应当低 3. 为了减少 t PLH = C L V DD , IL 应当大 2IL 4.为了减少 t PHL = 0.69 R PDN C L ，RPDN 应当小条件 1 与 3 是矛盾的，可见：实现一个较快的门意味着较多的静态功耗及较小的噪声余量。
数字集成电路--电路、系统与设计(第二版)课后练习题 第六章 CMOS组合逻辑门的设计-Chapter 6 Designing
4
Chapter 6 Problem Set
VDD F G
A B
A
A B
A
Figure 6.6 Two-input complex logic gate.
11.
Design and simulate a circuit that generates an optimal differential signal as shown in Figure 6.7. Make sure the rise and fall times are equal.
2
VDD E 6 A A 6 B 6 C 6 D 6 F A B C D 4 4 4 4 E 1 A B C D E 4 4 4 4 E 1 6 F 6 B 6 C 6 D
Chapter 6 Problem SetVDD 6Circ来自it ACircuit B
Figure 6.2 Two static CMOS gates.
Digital Integrated Circuits - 2nd Ed
3
2.5 V
PMOS
M2 W/L = 0.5μm/0.25μm Vout Vin M1 W/L = 4μm/0.25μm NMOS Figure 6.4 Pseudo-NMOS inverter.
a. What is the output voltage if only one input is high? If all four inputs are high? b. What is the average static power consumption if, at any time, each input turns on with an (independent) probability of 0.5? 0.1? c. Compare your analytically obtained results to a SPICE simulation.
数字集成电路英文课件：Chapter 6 High Speed CMOS Logic Design
❖ 为计算最坏情况下的自身电容，假设输入A从低电平转为高电平，B
保持在低电平，输出节点和内部节点X的电容都必须被放电。输出节
点电容为：
Cself
CDB1 CDB2 n+shared S/D
CDB3
CSB3 CDB4 P+shared S/D
CDB12 CDB3 CSDB34
❖ 两个N沟器件在节点X上共用源、漏区，为CDB12；两个P沟器件在节点 X上共用源、漏区，为CSDB34。
开启，节点Y充电为高电平；此后输入C到达，MC开启，必须给所有节 点的电容放电。
❖ 若颠倒顺序，则C先到达给节点Y放电，随后B到达给节点X放电，A到 达后只有输出节点需要放电。
tPLH
CL
VDD / 2 I LH
, tPHL CL
VDD / 2 I HL
tp
tPLH
tPHL 2
2021/5/13
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Faculty of Materials and Energy, GDUT
6.2 转变时间分析-2 简单反相器的延时-2
Digital Integrated Circuits
CoxL 2Col WN Wp Cg WN Wp
❖ 一般Cg为2fF/um，且20年保持常数。
fF
CG
2
m
Wp1 WN1 Wp2
WN 2
2021/5/13
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Faculty of Materials and Energy, GDUT
6.3 负载电容的详细计算-3 自身电容计算-1
❖ 0.13um工艺，VDD=1.2V，VT=0.4V，考虑速率饱和后，NMOS的饱和 电压为0.34V，PMOS的饱和电压为0.6V。
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A B 16
组合逻辑电路
棒图 —— 符号化版图
没有尺寸，说明晶体管的相对位置 p/n管的栅贯通 尽量保证注入连续 尽量只用m1
VDD VDD
Inverter
NAND2
Out Out
In GND GND
A B
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组合逻辑电路
实现 C • (A + B) 的棒图
A B
Y = X，如果 A& B=1， 即 A+B=0
X A
Y
X
B
Y
Y = X，如果 A+ B=1， 即 A &B=0
PMOS晶体管：传强1，弱0(只用于传输管逻辑)
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组合逻辑电路
互补CMOS逻辑形式
PUP和PDN是互补网络
– 符合DeMorgan定律
– 单级互补CMOS逻辑门是反相输出的
– 无静态功耗
稳态时， VDD和VSS (GND)间无直流通路
动态特性
– 上升、下降时延接近
上下网络有适当的尺寸比例
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组合逻辑电路
CMOS 特性
满电源幅度开关：高噪声容限 电平幅度与器件尺寸无关：ratioless 稳态时，总有对Vdd或Gnd 通路：低输出阻抗 特别高的输入阻抗：输入稳态电流几乎为零 电源地之间无直接通路：无静态功耗 传输延时是负载电容和晶体管电阻的函数
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组合逻辑电路
开关延时模型
A A Rp A Rn B Rn A NAND2
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Ron ，Req
Rp B A CL Rn A Cint INV CL Rn A A Rp B
Rp
Rp
Cint
Rn B
CL NOR2
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组合逻辑电路
Ron
与工作区密切相关 对于手工计算采用固定值
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A C VDD j i GND
B
C
X
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组合逻辑电路
实现 C • (A + B) 的两种电路
A VDD C B A B C VDD
X
X
GND
GND
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组合逻辑电路
互补 CMOS 组合逻辑特性
静态特性
– 高噪声容限(NM)
VOH=VDD，VOL= VSS (GND)
两个输入同时0->1
– 延时为： 0.69(2Rn)CL
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组合逻辑电路
延时对输入波形的依赖
3 2.5 2
A=B=1→0 A=1 →0, B=1 A=1, B=1→0
Input Data Pattern A=B=0→1 A=1, B=0→1 A= 0→1, B=1 A=B=1→0 A=1, B=1→0
组合逻辑电路
tp ：扇出的函数
（多输入同时跳变）
tpNOR2 tp (psec) tpNAND2 tpINV
所有门的驱 动力相同 驱动自己
斜率是驱动 力的函数
4 6 8 10 12 14 16
2
eff. fan-out
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组合逻辑电路
tp ：扇入和扇出的函数
扇入: 平方 源于电阻和电容 扇出: 每个额外扇出增加CL
tp = a1FI + a2FI2 + a3FO
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组合逻辑电路
复杂门快速设计 1
晶体管尺寸规划
只要扇出电容为主
渐变尺寸规划
tpHL~R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL InN
MN
CL
分布RC线 M1 > M2 > M3 > … > MN (最接近输出最小) 使R1<R2<R3<R4
(b) Deriving the pull-up network hierarchically by identifying sub-nets
A D B C
(c) complete gate
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组合逻辑电路
单元设计
标准单元
通用逻辑 可综合 等高，宽度可变
数据通路单元
规则、结构化逻辑（算术运算） 单元中包含互连线 固定高度和宽度
– – – – –
VOH＝VDD VOL＝VDDRPN / (RPN+RL) 不对称响应 有静态功耗 tPL＝0.69RLCL
PDN
VSS
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组合逻辑电路
比例逻辑——有源负载
Delay (psec) 69 62 50 35 76 57
Voltage [V]
1.5 1 0.5 0 -0.5 0 100 200 300 400
A= 1→0, B=1
time [ps]
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NMOS = 0.5μm/0.25 μm PMOS = 0.75μm/0.25 μm CL = 100 fF 27
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组合逻辑电路
NAND的tp ~扇入函数
1250 1000 750 500 250 0 2 4 6 8 10 12 14 16
（多输入同时跳变）
Quadratic 平方
扇入不大于4
tp (psec) tpHL tp tpLH tpLH
Linear线性
fan-in
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目的：相对静态互补CMOS，减少晶体管数目
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组合逻辑电路
比例逻辑
思路
– PDN关断，上拉电阻起作用，VOH＝VDD – PDN导通，上拉电阻和PDN分压⇒比例逻辑
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组合逻辑电路
比例逻辑——无源负载
VDD
MNOS＋电阻负载
电阻负载 RL
F In1 In2 In3
延时由对 CL, C1 和 C2放电 决定
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延时由对 CL放电决定
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组合逻辑电路
复杂门快速设计 3
不同的结构
F = ABCDEFGH
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组合逻辑电路
复杂门快速设计 4
插入缓冲器将扇入隔离扇出
CL
CL
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组合逻辑电路
有比逻辑
– 取转换两端点之间的均值（平均电流法） – 举例：计算反相器的TpHL时，
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组合逻辑电路
输入波形对延时的影响
输入高到低转换
Rp A Rn A Rn B Cint B CL Rp
A=1，B=1->0
– 延时为： 0.69RpCL
A=1->0，B=1
– 延时为： 0.69RpCL – 实际上单A跳变比单B跳变快
一次加倍
D
保持
1 B 2 保持一次加倍 保持一次加倍
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组合逻辑电路
扇入的考虑
A B A B C D C3 C2 C1 C D CL
分布RC模型 （Elmore延时）
A/B/C/B同时0->1时 tpHL~R1C1+(R1+R2)C2+ (R1+R2+R3)C3+(R1+R2+R3+R4)CL ~Reqn(C1+2C2+3C3+4CL) 传输延时随扇入迅速恶化 －最坏情况为平方关系 －电阻和电容同时起作用
In3 In2 In1
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M3 M2 M1
C3 C2 C1
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组合逻辑电路
复杂门快速设计 2
晶体管排序
将要求速度快的输入靠近输出端
critical path In3 1 M3 In2 1 M2 In1 M1 0→1 1->0 CL C2 1->0 C1 1->0 critical path 0→1 In1 M3 In2 1 M2 In3 1 M1 1->0 CL C2 already=0 C1 already=0
Rp
单个信号 输入电容 为INV的5/3
Cint
Rp
Cint
Rn B 1
CL
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组合逻辑电路
复杂 CMOS门的晶体管尺寸规划
B A 4 C
保持一次加倍
8 8
OUT = D + A • (B + C)
加倍再加倍 加倍再加倍
D
4 一次加倍 A 2 2C
A输入电容为6 B输入电容为10 C输入电容为10 D输入电容为5 INV的输入电容为3
组合逻辑电路
晶体管尺寸规划（最坏情况匹配）
假定典型p/n管比例为2/1 —并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快) —串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻)
Rp 2 A Rn 单个信号 输入电容 2 B 为INV的4/3 2 Rn A
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Rp B 2 CL 4 B 4 A Rn 1 A
两个输入同时1->0
– 延时为：0.69(Rp/2)CL
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