锁存器和触发器

不同点：
锁存器---对脉冲电平敏感的存储 电路，在特定输入脉冲电平作用下 E
改变状态。
E
触发器---对脉冲边沿敏感的存储电
CP
路，在时钟脉冲的上升沿或下降沿
的变化瞬间改变状态。
CP
2020/7/1
3
5.1 双稳态存储单元电路
5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路
5.1 双稳态存储单元电路
2020/7/1
19
Q 10
&
SD 1
01 Q
&
1 RD
RD
SD
01
10
11
Q
0 1 不变
（3） RD 1 、SD 1 。根据与非门的逻辑功能不难推 知，当 RD 1 、SD 1 时，触发器保持原有状态不变， 即原来的状态被触发器存储起来，这体现了触发器具有 记忆能力。
2020/7/1
20
G1 VI11 1 VO1 Q 0 0
11 VI2
G2
Q0 VO2
2020/7/1
01 VI2
G2
Q1 VO2
7
3. 模拟特性分析
O1 = I2 I1 = O2
G1 VI1 1 VO1 Q
1 VI2
G2
Q VO2
2020/7/1
υO1(=υI2) e
稳态点
(Qd =1) G
1
G
c
2
介稳态
点
a
？ Q 1
1Q
&
&
SD 0
0 RD
RD
SD
01
10
11
00
Q
0 1 不变 不定
（4） RD 0 、 SD 0 。这种情况下两个与非门的输出端 Q 和 Q 全为 1，不符合触发器的逻辑关系。并且由于与非门延
迟时间不可能完全相等，在两输入端的 0 信号同时撤除后， 将不能确定触发器是处于 1 状态还是 0 状态。所以触发器不 允许出现这种情况，这就是基本 RS 触发器的约束条件。
5.1.1 双稳态的概念
ห้องสมุดไป่ตู้
介稳态
稳态
稳态
0
1
2020/7/1
G1
1
Q
G2
1
Q
5
5.1.2 双稳态存储单元电路
1. 电路结构
G1
1
Q
G2
1
Q
反馈 电路有两个互补的输出端 Q端的状态定义为电路输出状态。
2020/7/1
6
2、数字逻辑分析
如Q=1
——电路具有记忆1位二进制数据的功能。 如Q=0
G1 VI10 1 VO1 Q 1 1
0 G1
R
≥1
11
Q
0 G1
R
≥1
01
Q
G2 ≥1 S
1
Q
0
若初态 Q n = 1
2020/7/1
G2 ≥1 S
1
Q
00
若初态 Q n = 0
12
R=1 、 S=0 置0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。
1 G1
R
≥1
10
Q
1 G1
R
≥1
00
Q
G2 ≥1 S
b 稳态点
(Q=0)
0
图中两个非门的传输特性υI1(=υO2)
8
5.2 锁存器
5.2.1 SR 锁存器 5.2.1 D 锁存器
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
G1
R
≥1
Q
G2
≥1
S
Q
+VDD
或非门
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
0
Q
1
若初态 Q n = 1
2020/7/1
G2 ≥1 S
0
Q
11
若初态 Q n = 0
13
S=1 、 R=1 状态不确定
无论初态Q n为0或1，触发器的次态 Q n 、Q n 都为0 。
1 G1
R
≥1
G2 ≥1 S
1
0
Q
Q
0
触发器的输出既不是0态，也不是1态
当S、R 同时回到0时，由于两个与非
门的延迟时间无法确定，使得触发器 最终稳定状态也不能确定。 约束条件: SR = 0
工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不
仅与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。
2020/7/1
2
2、锁存器与触发器
共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。
2020/7/1
14
3）工作波形
S
置1
R
置0
Q
Q
2020/7/1
15
4）用与非门构成的基本SR锁存器
、
a.电路图
b.功能表
c.国标逻辑符号
S
≥1
≥1
R
2020/7/1
Q
RS Q Q
S
1 1 不变 不变
S
Q
10 1 0
Q
01 0 1 R R
Q
0 0 1 不定
约束条件: S +R = 1
16
两与非门组成的基本RS锁存器原理
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理
2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
2020/7/1
1
概述
1、时序逻辑电路与锁存器、触发器： 在数字系统中，除了能够进行逻辑运算和算术运算的组
合逻辑电路外，还需要具有记忆功能的时序逻辑电路。构成 时序逻辑电路的基本单元是锁存器和触发器。 时序逻辑电路:
状态，初态用Q n表示。
状态次态用Q n+1表示。
2020/7/1
10
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
2020/7/1
G2 ≥1 S
0
Q
1
若初态 Q n = 0
11
R=0、S=1 置1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。
电
信号输出端，Q=0、Q=1的状态称0
路
状态，Q=1、Q=0的状态称1状态，
组
Q
Q
成
和
&
逻
&
Q
Q
SD
RD
辑
符
SD
RD
(a) 电路组成
(b) 逻辑符号
号 信号输入端，低电平有效。
2020/7/1
17
工作原理
Q0
1Q
&
&
RD
SD
Q
01
0
SD 1
0 RD
（1） RD 0 、 SD 1 。由于 RD 0 ，不论 Q 为 0 还是
2020/7/1
1
SD 0
1 RD
（2） RD 1 、 S D 0 。由于 S D 0 ，不论Q 为 0 还是 1，都有Q 1 ；再由 RD 1 、Q 1 可得Q 0 。即不论触 发器原来处于什么状态都将变成 1 状态，这种情况称将触 发器置 1 或置位。由于是在SD 端加输入信号（负脉冲）将 触发器置 1，所以把SD 端称为触发器的置 1 端或置位端。
1，都有Q 1 ；再由SD 1 、Q 1 可得Q 0 。即不论触
发器原来处于什么状态都将变成 0 状态，这种情况称将触
发器置 0 或复位。由于是在RD 端加输入信号（负脉冲）将
触发器置 2020/7/1 0，所以把RD 端称为触发器的置 0 端或复位端1。8
Q1
&
0Q
&
RD
SD
Q
01
0
10