Verilog二分频testbench源码
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`timescale 1ns/1ns
module tb_test();
reg clk,reset;
wire clkdiv;
div u0(.clk(clk),.reset(reset),.clkdiv(clkdiv));
initial
begin
reset=0;
#20 reset=1;
#100 reset=0;
end
initial
begin
clk=0;
end
always
begin
#10 clk=~clk;
end
endmodule