D触发器电路设计及计数器设计
基于D触发器的异步八进制加法计数器的设计
基于SIMULINK 的异步八进制加法计数器的设计1 设计题目的理论分析1.1 设计题目用D 触发器设计异步八进制的加法计数器。
并作出相应的时序图。
使用Simulink 进行简单的仿真。
1.2 理论分析这个题目是要求设计一个八进制加计数器，即三位二进制加计数器，并且用D 触发器最终完成电路。
解题具体过程如下： （1）明确所需要设计的电路的功能并画出状态图本题要求我们用D 触发器设计一个八进制加计数器，所以根据其特点，可判断电路需要三个D 触发器来实现，故可作出其状态图如下：CP 为时钟信号，C 为进位信号。
（2）列出激励表在列激励表时，对于某一输出，当其状态不发生反转时，此时可取其时钟信号为0，这样其输入端的的取值就不会对输出产生影响，这样一来，就可以达到简−→−0/1−→−1/1−−→−CCP /QQ Q 012100101110111011010*******/10/10/10/1010/1−−←−−←−−←−→−−→−−→−/化电路的目的。
表1 八进制异步加计数器激励表（3）写出激励方程和时钟方程2)6,5,4,2,1,0()3(___2Q D d m =+=∑∑ (1)1)6,4,2,0()5,1(___1Q D d m =+=∑∑ (2)()0___06,4,2,0QD m ==∑ (3)Q Q CP 012= (4) QCP 01= (5) CPCP =0(6)（4）作出逻辑电路图并检验其自启动如图2所示，即为由D 触发器所构成的异步八进制加计数器。
显然，该电路每一个状态都为有效状态，故一定能够自启动。
（5）作出时序图在时钟信号CP 的作用下，根据状态方程，可以得出上述电路的时序图如图3所示：图2 异步八进制加计数器逻辑电路图图3 异步八进制加计数器时序图QQ Q CP 212 SIMULINK仿真根据上一章所给出的逻辑电路图，在simulink中找出相应元器件并按图连接成一个完整的的电路如图4所示。
D触发器设计实验报告
reg RD;
reg CP;
// Output
wire QN;
wire Q;
// Bidirs
always #50 CP= ~CP;
always #20 D = {$random}%2;
// Instantiate the UUT
D_top UUT (
.SD(SD),
.QN(QN),
.Q(Q),
end
// `endif
endmodule
输出波形图：
五、课后思考题
1、异步时序逻辑电路与同步时序逻辑电路有何区别？
答：对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。
而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的
如下图1所示：
输入CLR为清0端，信号LD为置数端，将A、B、C、D的输入值送到计数器中，并立即在QA、QB、QC、QD中输出。输入信号M为模式选择端，当M=1时加1计数，当M=0时减1计数。CP端输入一个上升信号时进行一次计数，计数有进位/借位时，Qcc端输出一个负脉冲。
三、实验过程
1、启动ISE集成开发环境，创建工程并输入设计源文件。
output b ;
reg b ;
reg [31:0] cnt ;
reg clkout ;
always @ ( posedge clk or negedge rst )
基于d触发器的3位格雷码计数器
基于触发器的3位格雷码计数器概述1. 本文将介绍基于d触发器的3位格雷码计数器的设计和工作原理。
2. 格雷码是一种二进制数的编码方式，相邻的两个数只有一位二进制位不同。
格雷码计数器是一种特殊的计数器，其计数规律符合格雷码的排列方式。
3. 我们将通过使用d触发器和逻辑门来设计一个3位格雷码计数器，并且详细分析其工作原理和电路结构。
d触发器1. d触发器是数字电路中常用的一种触发器，它采用时钟信号来控制数据输入，从而实现数据的存储和传递。
2. d触发器有一个数据输入端d和一个时钟输入端clk，当时钟信号发生上升沿时，d触发器会将d端的输入数据存储并输出。
3位格雷码计数器的设计1. 我们将使用三个d触发器和逻辑门来设计3位格雷码计数器。
假设三个d触发器的输入端分别为a、b和c，输出端分别为Qa、Qb和Qc。
2. 我们首先设计逻辑电路，根据格雷码的规律，确定d触发器的输入信号和逻辑门的连接方式。
3. 根据逻辑电路设计的结果，将三个d触发器和逻辑门连接起来，形成3位格雷码计数器的电路。
工作原理1. 当计数器处于初始状态时，三个d触发器的输出信号分别为000，表示计数器的初始值为0。
2. 当时钟信号发生上升沿时，逻辑门会根据当前状态来确定下一个状态的输入信号。
3. 经过逻辑门的处理，下一个状态的输入信号被送入对应的d触发器，从而使得计数器的值按照格雷码的规律递增。
总结1. 通过本文的介绍，我们了解了基于d触发器的3位格雷码计数器的设计方法和工作原理。
2. 格雷码计数器在数字逻辑电路中有着广泛的应用，其高效、稳定的特点使得它在实际工程中得到了广泛的应用。
3. 我们希望本文对读者对于数字电路设计和格雷码计数器有所启发，并对相关领域的学习和实践有所帮助。
为了进一步深入理解和学习基于d触发器的3位格雷码计数器，我们可以继续探讨一些具体的细节和应用。
逻辑门的应用1. 在3位格雷码计数器中，逻辑门起着至关重要的作用。
它们用于根据当前状态确定下一个状态的输入信号。
数字电路实验报告-用D触发器设计三位二进制加法计数器
电学实验报告模板实验原理1．触发器的触发方式（1）电平触发方式电平触发方式的特点是：CP = 1时，输出与输入之间通道“透明”，输入信号的任何变化都能引起输出状态的变化。
当CP = 0时，输入信号被封锁，输出不受输入影响，保持不变。
（2）边沿触发方式边沿触发方式的特点是：仅在时钟CP信号的上升沿或下降沿才对输入信号响应。
触发器的次态仅取决于时钟CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出端状态没有影响。
2. 边沿触发器（1）边沿D触发器图1 上升沿触发D触发器图1所示为上升沿触发D触发器的逻辑符号。
上升沿触发D触发器的特性表如表1所示。
表1 上升沿D触发器特性表D触发器的特性方程为：Q^(n+1) = D1.同步触发器的异步置位复位端电平触发器和边沿触发器都在CP时钟信号的控制下工作，这种工作方式称之为“同步”。
也把这类触发器称为同步触发器，以区别于基本RS触发器。
在小规模集成电路芯片中，触发器既能同步工作，又兼有基本RS触发器的功能。
例如。
图2所示的触发器。
这是上升沿触发D触发器，其中，SD(-)和RD(-)是异步置位复位端。
只图2 带有异步置位复位端的D触发器要在SD(-)或RD(-)加入低电平，立即将触发器置“1”或置“0”，而不受时钟信号CP和输入信号D的控制。
只有当SD(-)或RD(-)均处于高电平时，触发器才正常执行上升沿触发D触发器的同步工作功能。
实验仪器实验内容及步骤1.测试双D触发器74LS74的逻辑功能（1）74LS74引脚图图3 74LS74引脚图图3所示为集成电路芯片74LS74的引脚图。
芯片包含两个带有异步置位复位端的上升沿D触发器。
（1）测试74LS74的逻辑功能图4 测试74LS74的逻辑功能实验电路按照图4连接电路。
D触发器的Q和Q(-)（芯片5和6号引脚）各接一个发光二极管用以观察触发器的输出逻辑电平。
按照上面测试74LS112的逻辑功能同样的方法和步骤，测试74LS74的逻辑功能，将实验数据记录在表2。
D触发器设计实验报告
reg b ;
reg [31:0] cnt ;
reg clkout ;
always @ ( posedge clk or negedge rst )
begin
if ( rst == 1'b0 )
cnt <= 0 ;
else begin if ( a==1'b1 ) begin
if ( cnt >= 32'd3000000 )
begin
if ( clr == 1) //同步清零
data_r <= 0;
else if ( load == 1) //同步预置
data_r <= DIN;
else begin if ( up_down ==1)
begin
if ( data_r == 4'b1111) begin //加计数
data_r <= 4'b0000;
N
N
Y
Y
N
1
2
3
4
5
6
7
画出状态合并图：
选择最小闭覆盖{（231）（4）（568）（7）}并且用ABCD分别表示：
画出状态相邻图;
0
1
A
D
B
C
状态编码设二次状态用y2y1表示，用00,01,11,10分别表示A,B,C,D四种状态，最简二进制流程表如图;
二次状态
Y2Y1
激励函数/Y2Y1和输出Z
X2X1=00
c = 1;
end
else begin //减计数
data_r <= data_r +1;
c = 0 ;
同步递增六进制计数器d触发器
同步递增六进制计数器d触发器1. 概述同步递增六进制计数器d触发器是数字电路中常用的元件之一，它能够实现对输入信号进行计数并输出相应的计数结果。
在数字系统中，计数器是一种非常重要的组件，它可以应用于各种计数、控制、测量等场合。
本文将详细介绍同步递增六进制计数器d触发器的结构、原理和工作方式。
2. 结构同步递增六进制计数器d触发器由若干个d触发器和逻辑门组成。
六进制计数器一般由四个三位计数器级联组成，每个计数器都由三个d 触发器和逻辑门构成。
其中，d触发器是数据存储元件，逻辑门用于控制d触发器的输入信号和输出信号。
3. 原理当计数器接收到时钟信号时，d触发器按照特定的逻辑规则进行状态变化。
通过适当的控制逻辑，可以实现六进制计数器的递增功能。
六进制计数器的数字表现形式为0000~1011，当计数器达到1011时，下一个计数为0000，实现了六进制计数的循环。
4. 工作方式当计数器接收到时钟信号时，各级计数器按照特定的逻辑规则进行递增。
在每个计数阶段，逻辑门会根据当前计数的状态和时钟信号的变化情况，控制d触发器的输入信号和输出信号。
这样，整个计数器就能够实现对输入信号的计数功能。
5. 应用领域同步递增六进制计数器d触发器广泛应用于数字系统中的计数、控制、测量等方面。
在工业自动化领域，它可以用于计数生产线上的产品数量；在通信系统中，它可以用于计数数据包传输的数量；在科学研究中，它可以用于实验测量和数据采集等方面。
6. 结论同步递增六进制计数器d触发器作为数字系统中的重要组件，具有广泛的应用前景。
通过深入理解其结构、原理和工作方式，我们可以更好地应用它于实际工程中，为数字系统的设计和应用提供更加稳定和可靠的支持。
希望本文对大家对同步递增六进制计数器d触发器有更深入的了解。
由于词数限制，我无法追加1500字的内容，但是我可以继续写一些内容来扩展原始的内容。
7. 优点和特点同步递增六进制计数器d触发器相比其他类型的计数器具有其独特的优点和特点。
基于D触发器的异步八进制计数器设计
深圳职业技术学院Shenzhen Polytechnic集成电路设计技术课程设计报告课题名称：基于D触发器的异步八进制计数器设计学院：电子与通信工程学院班级：11微电子1班组员：学号：指导老师：2013年6月21日摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。
Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件Tanner EDA 7.X，对异步复位八进制计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。
【关键词】计数器版图设计 DRC LVSAbstractThe counter is a digital system the timing of the most widely used one of logic components, the so-called counter is to calculate the number of input pulses. Tanner Research has developed a Windows-based platform for integrated circuit design tools Tanner EDA 7.X, for asynchronous reset chip octal counter schematic design entry, simulation and layout, DRC and LVS verification verification【Keyword】counter layout DRC LVS目录绪论 (1)一、Tanner EDA软件介绍 (2)二、异步八进制计数器设计 (3)2.1 异步八进制计数器逻辑图设计 (3)2.1.1 状态图以及激励表 (3)2.1.2 异步清零D触发器原理图 (4)2.1.3 八进制计数器逻辑图 (5)2.2 原理图仿真 (5)2.2.1 异步清零D触发器原理图仿真 (5)2.2.2 八进制计数器原理图仿真 (6)三、异步八进制计数器版图设计 (7)3.1 集成电路版图设计规则 (7)3.2 异步清零D触发器版图设计 (7)3.3 异步八进制计数器版图设计 (8)四、DRC验证和LVS验证 (9)4.1 DRC验证 (9)4.2 LVS验证 (10)小结 (11)参考文献资料 (11)附录1 (12)绪论当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。
D触发器电路设计及计数器设计..
14 13 12 11 10 9
8
D SD Q CP RD Q
CP RD Q D SD Q
1
23
4
5
6
7
1RD 1D 1CP 1SD 1Q 1 Q 地
用74LS74设计一模十计数器 ——实验电路设计
Q0
“1”
CP
SD DQ
CP Q RD
Q1
SD DQ
CP Q RD
Q2
SD DQ
CP Q RD
Q3
SD DQ
动态调试与静态调试的区别在于时钟脉冲改由连续时钟脉 冲信号源提供，输出可由示波器观测也可采用逻辑分析仪进行 观测。用示波器进行动态调试的一般步骤如下：
1、把时序脉冲发生器输出的连续周期性脉冲信号接到时序逻 辑电路的时钟输入端，同时将电路中的特定节点接到系统 的显示部分作辅助检测电路。
时序电路调试技巧—动态调试
Q0
SD DQ
CP Q RD
Q1
SD DQ
CP Q RD
Q2
SD DQ
CP Q RD
时序电路调试技巧—静态调试
静态调试是时钟输入端加单步脉冲，同时根据状态转移 的要求合理设置输入信号值，遍历时序电路的全部状态，来 验证电路的结果是否符合要求，发现和确定故障点的调试方 法。常用的调试步骤如下： 1、把经过消抖处理的手动单次脉冲发生器输出端连接到电路
注意事项
由于时序逻辑电路对各单元之间时序关系有严格要求， 所以出现故障不易找出原因，因此无论静态调试还是动态调 试都应该注意以下问题：
1、注意检查容易产生故障的环节，掌握排除故障的方法。出现故障时 ，可以从简单部分开始逐级查找，逐步缩小故障点的范围，也可以 对某些预知点的特性进行静态或动态测试， 判断故障部位。
同步递增六进制计数器d触发器 -回复
同步递增六进制计数器d触发器-回复一、引言（100字）在数字电路中，计数器是一种常见的电子元件，用于计量和记录输入脉冲的数量。
六进制计数器是一种特殊的计数器，其计数范围为0-5，通过D 触发器和同步递增方式实现计数。
本文将详细介绍六进制计数器的工作原理、设计步骤和应用场景，以帮助读者更好地理解和应用该计数器。
二、六进制计数器的工作原理（200字）六进制计数器由若干个D触发器和逻辑门构成。
D触发器是一种基本的存储元件，通过时钟信号的作用，在每个时钟脉冲到来时将输入数据存储到输出端。
六进制计数器采用同步递增的方式，即在每个时钟脉冲到来时，将当前计数值加1，并将结果作为触发器的输入信号。
同时，通过逻辑门的控制，实现了六进制计数器的循环。
三、六进制计数器的设计步骤（600字）1. 确定计数范围：确定计数器的范围非常重要。
六进制计数器的范围为0-5，因此需要确定所需的D触发器数量。
通常情况下，每个触发器可以存储一位二进制数，因此需要至少3个D触发器来实现六进制计数器。
2. 确定逻辑门的类型：根据设计需求和计数器规模，确定所需逻辑门的类型。
常用的逻辑门有与门、或门和非门，可以根据实际需要选择适合的逻辑门。
3. 构建触发器和逻辑门的电路图：根据确定的计数器范围和所需逻辑门的类型，绘制触发器和逻辑门的电路图。
按照数据流的方向连接各个触发器，并使用逻辑门实现计数器的循环。
4. 配置触发器输入：配置D触发器的输入，使其按照所需的计数规则进行计数。
根据六进制计数器的规则，D触发器的输入应该依次为011、100、101、110、111、000。
通过设置输入端的开关状态或信号控制，实现对六进制计数器的控制。
5. 确定时钟信号：通过时钟信号来控制六进制计数器的计数过程。
时钟信号的频率和稳定性对计数器的精度和稳定性有重要影响，需要根据实际需要确定合适的时钟信号。
6. 搭建实验电路和进行测试：根据电路图连接实验电路，并使用示波器等工具进行测试。
10位计数器的设计原理
10位计数器的设计原理
10位计数器是一种数字电路，可以用来计数从0到9的十个数字。
它通过使用10个触发器和适当的逻辑门电路来实现。
设计原理如下：
1. 使用10个D触发器，每个触发器有一个输入端D和一个时钟端CLK。
触发器的输出端连在下一个触发器的D输入端上，形成级联结构。
第一个触发器的D输入端连接到一个时钟信号，作为计数器的时钟输入。
2. 设置一个异步清零信号，并连接到所有触发器的清零输入端。
该信号用于将计数器重置为0。
3. 为了实现加法运算，还需要为每个触发器设计逻辑电路，将其输出与当前计数值相加。
这样，当每个触发器的输出从1变为0时，下一个触发器将加1。
4. 设计一个比较器电路，将计数器的输出与9进行比较。
当计数器的输出等于9时，比较器输出一个高电平信号，用于停止计数。
通过以上设计原理，可以实现一个十位计数器。
当时钟信号输入时，计数器开始计数，每次加1，直到计数器达到9，然后停止计数。
可以通过异步清零信号将计数器重置为0，从而重新开始计数。
利用触发器实现多功能计数器
利用触发器实现多功能计数器触发器是一种在特定条件下触发执行某一功能的电子元件。
利用触发器可以实现多功能计数器，其应用广泛且有助于提高系统的性能和效率。
本文将探讨触发器在多功能计数器中的应用，以及实现多功能计数器的方法和技巧。
一、触发器概述触发器是数字电路中的重要组成部分，通常由多个逻辑门构成。
触发器可以储存信息，并且在满足特定的条件时改变其状态。
常见的触发器有RS触发器、D触发器、JK触发器等。
二、多功能计数器的需求多功能计数器可以用来实现各种计数需求，例如事件计数、频率计数、定时器等。
为了满足不同的计数需求，我们需要在计数器中引入触发器来实现多功能。
三、基于触发器的多功能计数器设计1. 事件计数器事件计数器用于记录发生的事件数量。
我们可以利用D触发器构建一个简单的事件计数器。
每当一个事件发生时，触发器的输入信号将置为1，然后触发器将其输出信号加1。
这样，我们就可以实现一个简单的事件计数器。
2. 频率计数器频率计数器用于测量信号的频率。
我们可以使用JK触发器实现频率计数器。
每当输入信号跳变时，触发器将自动切换状态，并计数器加1。
通过对计数器的读数和时间测量，就可以计算出信号的频率。
3. 定时器定时器用于测量时间间隔。
我们可以使用RS触发器实现一个简单的定时器。
在定时器的起始点，将RS触发器的输入信号设为1，触发器将开始计时。
当时间达到设定值时，触发器将输出一个脉冲信号作为定时器的结束信号。
四、实现多功能计数器的技巧1. 级联触发器在实现多位计数器时，可以使用级联触发器的方法。
将多个触发器连接在一起，使得其中一个触发器的输出信号作为下一个触发器的输入信号。
这样可以实现高位与低位之间的传递和计数。
2. 同步与异步触发在计数器中，触发器可以按照同步或异步的方式工作。
同步触发器是在时钟信号的控制下进行计数，而异步触发器是根据输入信号直接触发计数。
根据实际需求选择合适的触发方式非常重要。
3. 状态重置多功能计数器在完成计数后需要进行状态重置，以便下一次计数。
d触发器四位二进制计数器
d触发器四位二进制计数器D触发器是数字电路中常见的一种触发器，它可以存储一位数字信号，并在时钟边沿上根据输入信号的状态进行更新。
四位二进制计数器是将四个D触发器组合起来用于实现计数器的一个常见应用。
D触发器是由SR（Set/Reset）触发器演变而来的一种触发器。
SR触发器是通过两个输入信号S和R控制其状态的，当S=1，R=0时，触发器的状态被置为1；当S=0，R=1时，触发器的状态被置为0；当S=0，R=0时，触发器的状态不变；当S=1，R=1时，由于存在矛盾的输入信号，触发器的状态是不确定的。
D触发器是基于SR触发器演变而来的一种触发器，它只有一个输入信号D，当D=1时，触发器的状态被置为1；当D=0时，触发器的状态被置为0。
D触发器的输入信号与输出信号之间存在延迟，这个延迟可以用时钟信号控制，当时钟信号上升沿到来时，D触发器根据输入信号的状态更新其状态，并将更新后的状态输出。
四位二进制计数器可以通过将四个D触发器按照一定的规律组合起来实现。
具体来讲，我们可以将四个D触发器的时钟信号串联起来，这样它们就共享一个时钟信号，在时钟信号上升沿到来时，它们会同时更新。
然后，我们将第一个D触发器的D输入接到高电平信号上，这个D触发器的输出信号就是计数器的最低位，每个时钟周期它会更新一次。
接着，我们将第二个D触发器的D输入接到第一个D触发器的输出信号上，这个D触发器的输出信号就是计数器的第二位，以此类推，每个D触发器的D输入接到前一个D触发器的输出信号上，最后一个D触发器的输出信号就是计数器的最高位。
四个D触发器的状态共有16种可能，每当时钟信号上升沿到来时，计数器的状态会加1，当计数器的状态达到16时，它会从0重新开始计数。
这个计数器可以用于很多应用场景，比如频率除法、时序控制等。
值得注意的是，四位二进制计数器的实现不是唯一的，可以通过不同的组合方式实现。
这个时候需要注意的是，不同的实现方式可能会导致电路的性能、功耗甚至正确性存在差异，需要根据具体的应用场景选择合适的实现方式。
基于D触发器的异步八进制计数器设计
深圳职业技术学院Shenzhen Polytechnic摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。
Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件Tanner EDA 7.X，对异步复位八进制计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。
【关键词】计数器版图设计 DRC LVSAbstractThe counter is a digital system the timing of the most widely used one of logic components, the so-called counter is to calculate the number of input pulses. Tanner Research has developed a Windows-based platform for integrated circuit design tools Tanner EDA 7.X, for asynchronous reset chip octal counter schematic design entry, simulation and layout, DRC and LVS verification verification【Keyword】counter layout DRC LVS目录绪论 (1)一、Tanner EDA软件介绍 (2)二、异步八进制计数器设计 (3)2.1异步八进制计数器逻辑图设计 (3)2.1.1状态图以及激励表 (3)2.1.2异步清零D触发器原理图 (4)2.1.3八进制计数器逻辑图 (5)2.2原理图仿真 (5)2.2.1异步清零D触发器原理图仿真 (5)2.2.2八进制计数器原理图仿真 (6)三、异步八进制计数器版图设计 (7)3.1集成电路版图设计规则 (7)3.2异步清零D触发器版图设计 (7)3.3异步八进制计数器版图设计 (8)四、DRC验证和LVS验证 (9)4.1DRC验证 (9)4.2 LVS验证 (10)小结 (11)参考文献资料 (11)附录1 (12)图2.1.1 八进制计数器状态图图2.1.2 异步清零D触发器原理图图2.1.3 异步八进制计数器逻辑图逻辑图端口描述：输入控制信号：RESET实现异步清零；输入时钟信号：CLK输出信号： Q0 Q1 Q2；输出进位端：count实现计数进位。
D触发器4013应用(计数器)
D 触发器4013应用（计数器）
一、 D 触发器符号与功能
触发方式: 边沿触发(时钟上升沿触发) R 直接清0端(复位端) R=1, S=0时,Q=0 S 直接置1端(置位端) R=0,S=1时,Q=1 D 数据输入端 CP 时钟脉冲
Q 、Q 输出端，Q 的小圈表示是反相输出端 ,即Q 总是与Q 相反
二、 CD4013
结构组成
CD4013由两个相同的、相互独立的数据型触发器构成。
每个触发器有独立的数据、置位、复位、时钟输入和Q 及Q 输出。
此器件可用作移位寄存器，且通过将Q 输出连接到数据输入，可用作计数器和触发器。
在时钟上升沿触发时，加在D 输入端的逻辑电平传送到Q 输出端。
置位和复位与时钟无关，而分别由置位或复位线上的高电平完成
引脚图
1D 、2D:数据输入端 1CP 、2CP:时钟输入端 1Q 、2Q:原码输出端 1 /Q 、2 /Q:反码输出端 1SD 、2SD:直接置位端 1RD 、2RD:直接复位端 VDD:电源正 VSS:地
三、 计数器
D 触发器功能表 CP R S D Q n+1 X
1 0 X 0 X 0 1 X 1 X
0 0 X Q n
0 0 D
D
1、电路结构
（2）按下按键，CP上升沿到来，触发输出Q从0变成1，Q=1，计数1
（3）Q=1，13脚高电平通过R1给C2充电，复位端R得到高电平，R=1 S=0，电路复位Q=0，恢复到初始状态。
（4）再次按下按键，重复(2)计数2，
（5）重复以上过程，计数值增加。
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QCC Q0 Q1 Q2 Q3 E r CR 74LS161 （十位） LD CP D0 D1 D2 D3 EP
2 3 4 5 6 7 8 8 地
CR
CP
D0
D1
D2
D3
CTP
CR
CP
D0
D1
D2
D3
CTP
RD
RD
设计广告流水灯 —实验要求
设计要求：共有8个灯,要求用74LS138及74LS74设计电路，始 终使灯为1暗7亮，且这一个暗灯循环右移。 1）连好电路 2）静态验证 触发器时钟脉冲接自单脉冲，观察每来一个单脉 冲，暗灯的移动情况 3）动态观察波形 时钟脉冲接自连续脉冲，用示波器观察且记 录CP及各触发器输出端Q0、Q1、Q2的波形
电子线路实践
———D触发器电路设计
2015-7-7
东南大学电工电子实验中心
1
本次实验目的
掌握集成触发器的工作原理及使用方法 学习时序逻辑电路的设计和调试方法 掌握移位寄存器等中规模集成时序逻辑电路的使 用方法
本次实验内容
用74LS74设计一个模十计数器（即0~9循环显示）(必做) 设计广告流水灯（必做）（教材106页第3题） 触发器逻辑功能测试（选做）（教材105页第1题）
用74LS74设计一模十计数器 ——实验要求
1）设计电路 2）连接电路并进行静态验证或动态验证
用74LS74设计一模十计数器 ——74LS74功能介绍
D触发器逻辑符号:
SD D
CP
Q Q
n 1 n Q D 状态方程:
RD
D触发器功能表:
74LS74管脚图:
Vcc 2RD
14 13
2D
12
2CP
3、示波器触发方式选择“内触发”方式，触发通道为时钟信 号 所在的通道。 4、保持 CH1通道的参考波形不变，将电路的其他输出端依次 接到CH2通道，分别观察各输出端信号与参考波形之间的 关系，得到对应的波形图。这样观察的波形能正确反映彼 此之间的相位关系。 5、对记录下来的波形进行分析，判断被测电路功能是否正确
注意事项
由于时序逻辑电路对各单元之间时序关系有严格要求， 所以出现故障不易找出原因，因此无论静态调试还是动态调 试都应该注意以下问题：
1、注意检查容易产生故障的环节，掌握排除故障的方法。出现故障时 ，可以从简单部分开始逐级查找，逐步缩小故障点的范围，也可以 对某些预知点的特性进行静态或动态测试， 判断故障部位。 2、应当十分注意各部分电路的时序关系。对各单位电路的输入和输出 波形的时间关系要十分熟悉；也要注意掌握各单元之间的相互时间 关系，应对照时序图检查各点波形，并要弄清哪些是上升沿触发,， 哪些是下降沿触发，以及它和时钟信号的关系 3、注意时序逻辑电路的初始状态，检查能否自启动，应保证电路开机 后顺利地进入正常工作状态。 4、注意电路中的元件类型，如电路中有TTL 电路、又有CMOS 电路 ，还有分立元件电路，要选择合适的电源，注意电平转换以及带负 载能力等问题。 5、有些故障是由于竞争和冒险造成的，应该尽量避免将组合电路的输 出直接作为触发器的时钟、异步复位和异步置数，或者在使用时进 行同步处理。
时序电路调试技巧—动态调试
2、给电路的时钟输入端加一周期性的连续时钟信号，并从需 观察的所有波形中选择一个频率变化最慢、最有特征的波形 作为参考波形将该参考波形固定地送至双踪示波器CH1通道 ，时钟信号送到CH2通道。例如，用示波器观测一个十进制 加法计数器的CP及输出端Q0、Q1、Q2、Q3的波形图。根 据参考波形的选择原则，可以选择Q2或Q3作为参考波形。
1 2 3 4 5 6 7 8 8 地 1
QCC Q0 Q1 Q2 Q3 E r CR 74LS161 （十位） LD CP D0 D1 D2 D3 EP
2 3 4 5 6 7 8 8 地
CR
CP
D0
D1
D2
D3
CTP
CR
CP
D0
D1
D2
D3
CTP
设计简易数字钟 —74LS161设计任意进制计数器
同步置数方式设计模10计数器：
Q3 0 1 2 3 4 5 6 7 8 9 a b c d e f 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
时序电路调试技巧—静态调试
静态调试是时钟输入端加单步脉冲，同时根据状态转移 的要求合理设置输入信号值，遍历时序电路的全部状态，来 验证电路的结果是否符合要求，发现和确定故障点的调试方 法。常用的调试步骤如下： 1、把经过消抖处理的手 动单次脉冲发生器输 出端连接到电路的时 钟脉冲输入端。 2、把输入端、时钟端、 输出端和一些关键节 点如各触发器的输出 端等接至发光二极管 译码 或数码管上，连接时 可编程 单脉 显示 注意输出信号高、低脉冲源冲 电路 位的排列顺序。
Q3 0 1 2 3 4 5 6 7 8 9 a b c d e f 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
5V
Vcc QCC Q0
16 15 14
Q1
13
Q2
12
Q3 CT r
11 10
LD 8 9
QCC Q0 CR CP D0
1 2 3
Q1 D1
4
Q2 D2
5
Q3 D3
6
74LS161
Er LD EP
7 8 8 地
CR
CP
D0
D1
D2
D3
CTP
设计简易数字钟 —74LS161设计任意进制计数器
模7计数器：
时序电路调试技巧—动态调试
动态调试是指电路的时钟输入端在某一规律时钟信号作用 下，借助示波器或逻辑分析仪观察各级工作波形，检查时序电 路是否按照预定的状态图（流程图）要求，在时钟脉冲及输入 信号作用下完成预定的状态转换及输出控制信号。 动态调试与静态调试的区别在于时钟脉冲改由连续时钟 脉冲信号源提供，输出可由示波器观测也可采用逻辑分析仪进 行观测。用示波器进行动态调试的一般步骤如下： 1、把时序脉冲发生器输出的连续周期性脉冲信号接到时序逻 辑电路的时钟输入端，同时将电路中的特定节点接到系统 的显示部分作辅助检测电路。
11
2SD
10
2Q
9
2Q
8
D SD Q CP RD Q CP RD Q D SD Q
1 2 3 4 5 6 7
1RD
1D
1CP
1SD
1Q
1Q
地
用74LS74设计一模十计数器 ——实验电路设计
Q0
Q1
Q2
Q3
“1” SD D
CP CP
Q Q
SD D
CP
Q Q
SD D
CP
Q Q
SD D
CP
Q Q
RD
RD
设计简易数字钟 —74LS161芯片介绍
Vcc QCC Q0
16 15 14
Q1
13
Q2
12
Q3 CT r
11 10
LD 8 9
QCC Q0 CR CP D0
1 2 3
Q1 D1
4
Q2 D2
5
Q3 D3
6
Er LD EP
7 8 8 地
CR
CP
D0
D1
D2
D3
CTP
↑ ↑
设计简易数字钟 —74LS161设计任意进制计数器
1 2 3
Q1 D1
4
Q2 D2
5
Q3 D3
6
74LS161
Er LD EP
7 8 8 地
8
9 a b c d e f
1
1 1 1 1 1 1 1
0
0 0 0 1 1 1 1
0
0 1 1 0 0 1 1
0
1 0 1 0 1 0 1
CR
CP
D0
D1
D2
D3
CTP
设计简易数字钟 —74LS161设计任意进制计数器
5V
Vcc QCC Q0
16 15 14
Q1
13
Q2
12
Q3 CT r
11 10
LD 8 9
QCC Q0 CR CP D0
1 2 3
Q1 D1
4
Q2 D2
5
Q3 D3
6
74LS161
Er LD EP
7 8 8 地
CR
CP
D0
D1
D2
D3
CTP
设计简易数字钟 —74LS161设计任意进制计数器
异步清零方式设计模10计数器：
广告流水灯布线示范
电子线路实践
———计数器电路设计
2015-7-7
东南大学电工电子实验中心
16
本次实验目的
学习时序逻辑电路的设计和调试方法 掌握集成计数器等中规模集成时序逻辑电路的使 用方法
本次实验内容
设计简易数字钟
设计简易数字钟 —实验要求
设已有周期为1min和周期为1h的时钟脉冲，要求用74LS161设 计数字电子钟，显示“分”（0~59）或“时”（0~23）。 1）连好电路 2）静态验证 将时钟脉冲接自单脉冲，验证“分”和“时”计 数工作情况。 3）动态观察波形 将时钟脉冲接自连续脉冲，用示波器观察且 记录“分”或“时”计数电路中的时钟脉冲及计数器各输出 波形。