时序逻辑电路2
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
任务3认知汽车时序逻辑电路 (2)
任务7.3 认知汽车时序逻辑电路这种触发器有两个稳定状态，通常以Q的状态定义为触发器的状态，即Q=0、Q=1时称触发器为0态（复位状态），Q=1、Q=0时称触发器为1态（置位状态）。
R和S为触发器的输入端，输入信号采用脉冲信号，即无信号时，R=1或S=1，有信号时，R=0或S=0，即由与非门组成的基本RS触发器低电平有效，所以在输入端R 和S上加“-”。
图7-29（b）中，R、S端的小圆圈表示输入信号为低电平有效。
（a）逻辑电路图（b）图形符号图7-29 基本RS触发器2）基本RS触发器的逻辑功能（1）当S=0、R=1时，G1门有0出1，Q=1并反馈到G2门输入端。
因R=1，故G2门全1出0，Q=0，触发器处于置位状态（1态）。
（2）当S=1、R=0时，G2有0出1，Q=1并反馈到G1门输入端，因这是S=1，故G1全1出0，Q=0。
触发器处于复位状态（0态）。
（3）当R=1、S=1时，因R、S均无负脉冲输入，触发器保持原有状态不变。
例如若原来Q=1，Q接到G2门输入端，G2门全1出0，故Q=0又接到G1门输入端，使G1门有0出1，使Q继续保持1态不变。
（4）当S=0、R=0时，G1门和G2门有0出1，Q与Q同时变为1态，这不符合Q与Q状态相反的逻辑关系。
如果这是S和R又同时跳跃为1，触发器变到什么状态，决定于触发器内部的不平衡或某些外部的偶然因素。
这种状态称为不定状态，应禁止，即不允许R+S=0。
将以上4种状态列成表7-10，即为基本RS触发器的逻辑状态表。
其特点是有1和0两个稳定状态，可以直接置位和复位，具有储存和记忆的功能，可以用来存储一位二进制数码。
但有不稳定状态，不允许在两个输入端同时加触发脉冲。
此外，信号直接控制着输出端的状态，使用有局限性。
RS Q 说明 1 0 1 置位 0 1 0 复位 1 0 不变 记忆、复位 01不定不允许2.同步RS 触发器在实际工作中，触发器的工作状态不仅由R 、S 端的信号来决定，而且还希望触发器按一定的节拍翻转。
数字电路与逻辑设计第5章时序逻辑电路
(b) 74194构成扭环形计数器
Q and A Q ：电路是否具备自启动特性？请检验。
77
➢ 检验扭环形计数器的自启动特性
模值M＝2n=2×4=8 状态利用率稍高；环 形计数器和扭环形计 数器都具有移存型的 状态变化规律，但它 们都不具有自启动性
10
分析工具 常见电路
状态转移真值表 状态方程 状态转移图 时序图
数码寄存器 移位寄存器 同步计数器 异步计数器
11
5.2.1 时序逻辑电路的分析步骤
12
例1:分析图示时序逻辑电路
解 ➢ 1. 写激励方程:
13
➢ 2. 写状态方程和输出方程:
根据JK触发器特性方程：Qn1 J Qn K Qn
LD
置入控制输入
CP
时钟输入
CR
异步清0输入
CTT ，CTP 计数控制输入
输出端子
Q0～Q3 数据输出
CO
进位输出
CO
Q3n
Q
n 2
Q1n
Q0n
26
➢ 功能表:
27
2.十进制同步计数器（异步清除）74160
➢ 逻辑符号: ➢ 功能表:
CO Q3n Q0n
28
3.4位二进制同步计数器（同步清除）74163
51
1.二-五-十进制异步计数器7490
52
CT7490： 2-5-10进制异步计数器
4个触发器（CP1独立触发FF0实现二分频，
CP2独立触发FF1、FF2、FF3构成的五分频计数器）
异步清0输入 R01、 R02
异步置9输入 S91、S92
可实现 8421BCD 和 5421BCD计数
时序逻辑电路
时序逻辑电路时序逻辑电路是一种在电子数字电路领域中应用广泛的重要概念，它主要用于解决电路中的时序问题，如时钟同步问题、时序逻辑分析等。
本文将详细介绍时序逻辑电路的基础概念、工作原理以及应用。
一、时序逻辑电路的基础概念1、时序逻辑和组合逻辑的区别组合逻辑电路是一类基于组合逻辑门的电路，其输出仅取决于输入信号的当前状态，不受先前的输入状态所影响。
而时序逻辑电路的输出则受到先前输入信号状态的影响。
2、时序逻辑电路的组成时序逻辑电路通常由时钟、触发器、寄存器等组成。
时钟信号被用于同步电路中的各个部分，触发器将输入信号存储在内部状态中，并在时钟信号的作用下用来更新输出状态。
寄存器则是一种特殊类型的触发器，它能够存储多个位的数据。
3、时序逻辑电路的分类根据时序逻辑电路的时序模型，可将其分为同步和异步电路。
同步电路按照时钟信号的周期性工作，这意味着电路通过提供时钟信号来同步所有操作，而操作仅在时钟上升沿或下降沿时才能发生。
异步电路不同，它不依赖时钟信号或时钟信号的上升和下降沿，所以在一次操作完成之前，下一次操作可能已经开始了。
二、时序逻辑电路的工作原理时序逻辑电路的主要工作原理基于触发器的行为和时钟电路的同步机制。
在时序逻辑电路中使用了一些触发器来存储电路状态，待时钟信号到达时更新输出。
时钟信号提供了同步的机制，确保电路中所有部分在时钟信号到达时同时工作。
触发器的基本工作原理是将输入信号存储到内部状态中，并在时钟信号的作用下，用来更新输出状态。
时钟信号的边沿触发触发器，即在上升沿或下降沿时触发触发器状态的更新。
这意味着在更新之前，电路的状态保持不变。
三、时序逻辑电路的应用1、时序电路在计算机系统中的应用时序逻辑电路在计算机系统中有着广泛的应用。
例如，计算机中的时钟信号可用来同步处理器、主存储器和其他外设间的工作。
此外，电路中的寄存器和触发器也被用于存储和更新信息，这些信息可以是计算机程序中的指令、运算结果或其他数据。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路的定义
时序逻辑电路的定义时序逻辑电路是一种基于时钟信号进行操作的电路，它根据输入信号的状态变化和时钟信号的边沿触发，在特定的时刻产生相应的输出信号。
时序逻辑电路在数字系统设计中起着重要的作用，它能够实现复杂的计算、存储和控制功能。
本文将从时序逻辑电路的基本概念、设计原则和应用范围等方面进行详细介绍。
一、时序逻辑电路的基本概念时序逻辑电路由触发器、计数器、状态机等基本元件组成。
触发器是最基本的时序逻辑电路元件，它能够存储一个比特的信息，并在时钟信号的作用下按照一定的规则进行状态转换。
计数器是一种特殊的触发器，它能够根据时钟信号的边沿触发，在每个时钟周期内对计数器的值进行加一或减一的操作。
状态机是由一组触发器和组合逻辑电路组成的复杂时序逻辑电路，它能够根据输入信号的变化和时钟信号的触发，在不同的状态之间进行切换，并产生相应的输出信号。
二、时序逻辑电路的设计原则时序逻辑电路的设计需要遵循以下原则：1. 合理选择触发器类型：触发器有很多种类型，如D触发器、JK 触发器、T触发器等。
在选择触发器类型时，需要考虑电路的功能需求、时钟频率和面积等因素，并综合考虑时序逻辑电路的性能和成本等因素。
2. 确定时钟信号：时序逻辑电路的运行是基于时钟信号的，因此选择合适的时钟信号是非常重要的。
时钟信号的频率和占空比需要根据电路的工作频率和响应时间进行合理的设计，以确保电路的稳定性和可靠性。
3. 确定状态转换规则：状态转换规则是时序逻辑电路的关键，它决定了电路在不同状态之间如何切换，并产生相应的输出信号。
在确定状态转换规则时，需要考虑输入信号的变化和时钟信号的触发，以确保电路能够正确地响应输入信号的变化。
4. 进行时序分析和优化：时序逻辑电路的设计需要进行时序分析和优化，以确保电路的正确性和性能。
时序分析主要包括时序约束分析和时序验证，通过对电路的传输延迟、时钟频率和时序关系等进行分析，以确保电路的稳定性和可靠性。
时序优化主要包括时钟树优化、时序合并和时序缩减等，通过对电路的布局、时钟分配和时序逻辑优化，以提高电路的性能和可靠性。
第四章 时序逻辑电路(2)
在实际使用过程中，我们用计数器辅以数据选择器可以 方便地构成各种序列发生器。构成的方法如下：
第一步 构成一个模P计数器，P为序列长度； 第二步 选择适当的数据选择器，把欲产生的序列按规定 的顺序加在数据选择器的数据输入端，并将其地址输入端与
计数器的输出端适当地连接在一起。
【例4.7】试用计数器74LS161和数据选择器设计一个011000 11序列发生器。 解：由于序列长度P=8，故将74LS161构成模8计数器， 并选用数据选择器74LS151产生所需序列，从而得电路如图
四．组成序列信号发生器
序列信号是在时钟脉冲作用下产生的一串周期性Fra bibliotek二 进制信号。
图4.39是用74LS161及门电路构成的序列信号发生器。 其中74LS161与G1构成了一个模5计数器，且Z= 。
Q0 Q 2
在CP作用下，计数器的状态变化如表4.13所示。由于 Z= Q0 Q2 ，故不同状态下的输出如该表的右列所示。因此，这 是一个01010序列信号发生器，序列长度P=5。
D0 DI
Di Qi 1
（i=1,2,…n）
设移位寄存器的初始状态为0000，串行输入数码 DI=1101，从高位到低位依次输入。在4个移位脉冲作用 后，输入的4位串行数码1101全部存入了寄存器中。电 路的状态表如表4.15所示，时序图如图4.44所示。
移位寄存器中的数码可由Q3、Q2、Q1和Q0并行输出，也 可从Q3 串行输出。串行输出时，要继续输入4个移位脉冲， 才能将寄存器中存放的4位数码1101依次输出。
【例4.4】用74LS160组成48进制计数器。 解：因为N＝48，而74LS160为模10计数器，所以要 用两片74LS160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器。
第六章时序逻辑电路_2
1. 寄存单元(一位数码寄存器 一位数码寄存器) 一位数码寄存器
寄存单元由一级触发器构成。 寄存单元由一级触发器构成。它有着两种接 受方式， 双拍接收和单拍接收。 受方式，即：双拍接收和单拍接收。 （1）双拍接收 ） 由一位基本RSFF构成的寄存器单元，D为 构成的寄存器单元， 为 由一位基本 构成的寄存器单元 要存入的数据。 要存入的数据。
0 Q3 Q2
0 Q1
0 Q0
0 并行输出
①清0
R
S
R
S
R
S
R
S
&
D3
&
D2
&
D1
&
D0 并行输入
0 ②存数指令
1
0
0
1
0
1
1
（2）单拍接收 ）
则在存数之前就不必先 清“0”，只要存数指令 ， 一到， 一到，所加数据便可存 入FF。 。
由DFF构成的单拍接收的寄存 构成的单拍接收的寄存 单元。其数据D加在激励端 加在激励端， 单元。其数据 加在激励端，存数 指令加在CP端 只要CP的上升沿 指令加在 端，只要 的上升沿 一到，数据不管为0或 都立即被放 一到，数据不管为 或1都立即被放 入FF。 。
左移 寄存器 (a)
右移 寄存器 (b)
双向 移位 寄存器 (c)
2）按输入/输出 ）按输入 输出 方式进行分类
根据移位数据的输 输出方式， 入－输出方式，又 可将它分为四种： 可将它分为四种：
•串行输入－串行输出 串行输入－ 串行输入 •串行输入－并行输出 串行输入－ 串行输入 •并行输入－串行输出 并行输入－ 并行输入 •并行输入－并行输出： 并行输入－并行输出： 并行输入
时序逻辑电路
第6章 时序逻辑电路
20
2）列出电路的状态方程
J1 Q3 K1 1 CP CP 1 J 2 K 2 1 CP2 Q1 J 3 Q1Q2 K 3 1 CP3 CP
Q
n 1
J Q KQ
n
n
Q1n 1 Q1 Q3 n 1 Q2 Q2 n 1 Q3 Q1Q2 Q3
第6章 时序逻辑电路 46
（3）减法计数器 由此得出规律，若用T触发
74LS194
CR DSR D0 D1 D2 D3 DSLGND
5V 1
第6章 时序逻辑电路
SB
清零
34
6.3.2 计数器
计数器是数字系统中使用最多的时序电路。
功能：计算输入脉冲CP的个数；
应用：计数、分频、定时、产生脉冲序列及节拍
脉冲，进行数字运算等。
第6章 时序逻辑电路
35
计数器分类 按计数增减分为
40
第6章 时序逻辑电路
3
6.1 概述
时序逻辑电路的特点：
由组合逻辑电路和存储电路构成，它在某一时
刻的输入状态不仅与该时刻输入信号有关，还
与电路原来的输出状态有关。
第6章 时序逻辑电路
4
时序逻辑电路结构上的特点
1、 包含组合电路和存储电路两部分
2、存储电路的输出反馈到组合电路的输入端。
第6章 时序逻辑电路
6.2.1 同步时序逻辑电路分析方法 时序电路的分析：
找出电路的状态和输出状态在输入变量和时钟 信号的作用下的变化规律，即已知逻辑图说明 其逻辑功能。
步骤 ： 1、写方程：根据逻辑电路图写出各触发器的
时钟方程、驱动方程、输出方程
数字电路答案第四章 时序逻辑电路2
解：分析习题4.3图（a ）所示的锁存器逻辑图，当锁存命令CP =1，输入信号D 被封锁，锁存器的输出状态保持不变；当锁存命令CP =0，锁存器输出D Q =，Q=D ；当锁存命令CP 出现上升沿，输入信号D 被封锁。
根据上述分析，画出锁存器输出Q 及Q 的波形如习题4.3图（c ）所示。
习题4.4 习题图4.4是作用于某主从JK 触发器CP 、J 、K 、R D 及S D 端的信号波形图，试绘出Q 端的波形图。
解：主从JK 触发器的R D 、S D 端为异步清零和复位端，且为低有效。
只有当1==D D S R 时，在CP 下降沿的作用下，J 、K 决定输出Q 状态的变化。
Q 端的波形如习题4.4图所示。
习题4.5 习题4.5图（a ）是由一个主从JK 触发器及三个非门构成的“冲息电路”， 习题4.5图（b ）是时钟CP 的波形，假定触发器及各个门的平均延迟时间都是10ns ，试绘出输出F 的波形。
解：由习题4.5图（a ）所示的电路连接可知：1D ===K J S ，F R =D 。
当1D =R 时，在CP 下降沿的作用下，且经过10 ns ，状态Q 发生翻转，再经过30ns ，F 发生状态的改变，Q F =。
0D =R 时，经过10ns ，状态Q =0。
根据上述对电路功能的分析，得到Q 和F 的波形如习题4.5图（c ）所示。
习题4.6 习题4.6图（a ）是一个1检出电路，图（b ）是CP 及J 端的输入波形图，试绘出R D 端及Q 端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意CP =1时主触发器的存储作用）。
解：分析习题4.6图（a ）的电路连接：Q CP R K S ⋅===D D ,0,1；分段分析习题习题4.6图（a ）（b ）CP J（c ）CP JQR D（a ）（b ） 100nsCP习题4.5图10ns100nsCPQF（c ）F 10ns30ns30ns4.6图（b ）所示CP 及J 端信号波形。
2-时序逻辑电路设计
主从边沿触 发寄存器
– 0
时序逻辑电路设计. ‹#›
12:54
例7.1 利用SPICE进行时序分析
图7.11 建立时间模拟
时序逻辑电路设计. ‹#›
12:54
主从边沿触 发寄存器
2.5 CLK Volts 1.5 D
tc-q(lh)
0.5 Q
tc-q(hl)
－0.5
0
0.5
1 1.5 time, nsec
CLK
Q CLK D
CLK 12:54
时序逻辑电路设计. ‹#›
多路开关型 锁存器
•
仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8) – 时钟负载减少；但对噪声容限和开关性能都会有影响
CLK
QM QM CLK CLK
CLK
(a) 电路图
(b) 不重叠时钟
时序逻辑电路设计. ‹#›
理想时钟信号
非理想时钟信号
时序逻辑电路设计. ‹#›
12:54
•
时钟重叠可以引起两种类型的错误
非理想 时钟信号
– 竞争情况：由于CLK和CLK在一个很短的时间内都为高电平， 两个采样传输管都导通，因此在D和Q之间有直接通路 – 不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D 和B驱动
主级 从级 保持 采样 12:54
时序逻辑电路设计. ‹#›
重叠时钟的影响
clk
T1 C1 clk clk I1 QM
动态传输门边 沿触发寄存器
clk
T2 C2 I2
D
Q
clk clk
0-0 重叠竞争的限制条件 toverlap0-0 < tT1 +tI1 + tT2
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CPA NC QA QD GND QB QC 14 13 12 11 10 9 8
QA Q D Q B CPA QC CPB R 0(1) R 0(2)
74LS90 S
9(2)
S9(1)
1 4 7 2 5 3 6 CPB R 0(1) R 0(2) NC VCC S 9(1) S 9(2)
74LS 90管脚分布图
CP Q 1 D Q
Y
Answer：
1. Y和CP的分频系数为200。 2. 利用置数端构成的91进制计数器如图所示
& 1 CP P 74LS161 R CO T CP D C B A LD C r 1 QD Q C Q B QA P 74LS161 R CO T CP D C B A LD Cr 1 Q D Q C Q B QA
二、集成异步计数器
除了二进制计数器以外，还有十进制、十二 进制等等。不过非二进制异步计数器的分析不象 异步二进制计数器和同步计数器那样简单，因为 各个触发器的时钟不是接在同一个时钟源。所以， 触发器是否翻转不但要看触发器数据端的条件， 还要看是否有时钟的动作沿。 集成异步计数器芯片主要有三个： 74LS90（74LS290）—2-5分频异步加法计数器 74LS92—2-6分频异步加法计数器 74LS93—2-8分频异步加法计数器
1. 2-5分频异步加法计数器74LS90简介 （1）74LS90的电路结构
QD
FD Q
1J C1 1K
QC
FC Q 1J C1 1K
“1”
QB
FB Q 1J C1 1K
“1”
QA
FA Q
1J C1 1K
“1”
&
&
CPB
S9(1) S9(2) R0(1)R0(2) CP A
异步时序电路分析
74LS90
0 1 0 1 0 1 0 1 0 1 0 1
预置 预置 预置
预置
预置 预置
状态转换图：
1
15 0
13
2 4
12
3
5 896 7 Nhomakorabea14
11
10
电路的完整状态转换图
电路的示波器波形图
7.6.2 集成异步计数器
一、二进制异步计数器
1.二进制异步加法计数器 (1)电路结构
Q2 Q1 Q0
F2
Q 1D C1
试分析该电路输出为何种编码
Y 1 ET QD QC QB QA EP 74LS161 RCO CP D C B A CR LD 1 1
CP
预置法改变计数周期(预置数固定)
试分析该电路输出为何种编码
1 ET QD QC QB QA EP 74LS161 RCO CP D C B A CR LD 1 1
CP
预置法改变计数周期(预置数可变)
状态转换表：
表 10.10 状态转换表
续表 10.10 状态转换表
态序
输
出
LD
QD QC QB QA
态序
输
出
QD QC QB QA
LD
0 1 2 3 4 5 6 7 8 9 10
0 0 0 0 0 1
1 1 1 1 0
0 1 1 1 1 0 1 1 1 1 0
0 0 0 1 1 0 0 0 1 1 0
7 0 4 1
QD QC QB QA ÷2
5 2 3 6
÷5
CPB
五进制加法计数器的状态转换图
CPA
1. 74LS90 内部含有两个独立的 计数电路：一个 是模 2 计数器(CPA为其时钟，QA为其输出端)，另 一个是模 5 计数器(CPB为其时钟，QDQCQB为其 输出端)。 2. 外部时钟CP是先送到CPA还 是先送到CPB，在 QDQCQBQA这四个输出端会形成不同的码制。
0 0 0 0 1 1 1 1 0
0 0 1 1 0 0 1 1 0
0 1 0 1 0 1 0 1 0
(3)工作波形图
CP
Q0 0 Q1 0 Q2 0
1 0 0
图 10.39
0 1 0
1 1 0
0 0 1
1 0 1
0 1 1
1 1 1
0 0 0
二进制异步加法计数器波形图
如果 D 触发器是下降沿触发的，那么电路工 作波形与计数脉冲（在这里就是CP脉冲）的关系 如图所示。如果用n表示触发器的级数，那么二进 制计数器的计数长度N=2n。
由两片74LS161组成的同步计数器如图所示。 1．试分析其输出Y与CP间频率的关系？ 2．试用两片74LS161组成模为91的计数器。
1
QD Q c Q B QA P T 74LS161 I RCO CP D C B A LD C r 1 1
Q D Q c Q B QA P T 74LS161 II R CO CP D C B A LD C r 1 1
0 0 1
0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 1 1 0
预置
计数
预置
计数
0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 1 1 1 1 1 1
0 1 0 1 0 1 0 1 0 1 0 1
0 0 1 0 1 0 0 0 1 0 1 0
1 0 0 0 1 0 1 0 0 0 1 0
F1
Q 1D C1
F0
Q 1D C1
CP Rd
按异步时序电路的分析方法分析
Q2
Q1
Q0
(2)状态转换表
F2
Q 1D C1
F1
Q 1D C1
F0
Q 1D C1
CP Rd
表 10.13
状态转换表
说明 Q0 给出进位 Q0 Q1给出进位 Q0 给出进位 Q0 Q1 Q2给出进位
态序 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8
74LS 90功能表
CPA QA Q D QB Q C R 0(1) R 0(2) S 9(1) S 9(2) X 1 1 0 0 X X X 1 1 X X 0 0 1 0 X 0 X 0 X 1 X 0 X 0 X 0 QD QC QB QA 1 0 0 0 0 0 0 0 0 1 0 0
2.二进制异步减法计数器 (1)电路结构
Q2 Q1 Q0
F2
Q 1D C1
F1
Q 1D C1
F0
Q 1D C1
CP Rd
二进制异步减法计数器
如果仍然使用下降边沿动作的D触发器，进 位时钟由前一级触发器的 Q 端提供，根据触发器 翻转产生进位时刻的特点，可以实现减法计数。
(2)状态转换表
图 10.14
状态转换表
Q2 Q1
态序 Q2 Q1 Q0
0 1 2 3 4 5 6 7 8
0 1 1 1 1 0 0 0 0
0 1 1 0 0 1 1 0 0
0 1 0 1 0 1 0 1 0
Q0
F2
Q 1D C1
F1
Q 1D C1
F0
Q 1D C1
CP Rd
(3)工作波形图
改变加计数到减计数（或反之）的方法： 1. 改变低位向高位传递的进位信号的极性。 2. 改变触发器的动作沿。