布线时的阻抗匹配问题

布线时的阻抗匹配问题

电路2010-11-07 16:28:22 阅读48 评论0 字号：大中小订阅

特性阻抗

根据传输线理论和信号的传输理论，信号不仅仅是时间变量的函数，同时

还是距离变量的函数，所以信号在

连线上的每一点都有可能变化。因此定义连线的交流阻抗，即变化的电压和变化

的电流之比为传输线的特性阻

抗。

Z(w):理想传输线的特性阻抗，单位Ω；L: 理想传输线的电感，H/mm;C:理

想传输线的电容，F/mm。

传输线的特性阻抗只与信号连线本身的特性相关，在实际电路中，导线本

身电阻值小于系统的分布阻抗，特

别是在高频电路中，特性阻抗主要取决于连线的单位分布电容和单位分布电感带

来的分布阻抗。理想传输线的

特性阻抗只取决于连线的单位分布电容和单位分布电感。

对于确定的传输线而言，其特性阻抗为一个常数。信号的反射现象就是因为信号的驱动端和传输线的特性阻抗以及接收端的阻抗不一致所造成的。信号在传输的过程中，如果传输路径上的特征阻抗发生变化，信号就会在阻抗不连续的结点产生反射（关于为什么在不连续点产生反射的解释详见附录）。

要格外注意的是，这个特征阻抗是对交流（AC）信号而言的，对直流（DC）信号，传输线的电阻并不是特性阻抗值Z0，而是远小于这个值。

而导线的特性阻抗值跟走线方式有绝对的关系，例如是走在表面层（Microstrip）或内层（Stripline/Double Stripline），与参考的电源层或地层的距离，走线宽度，PCB 材质等均会影响走线的特性阻抗值，也就是说要在布线后才能确定阻抗值。这时候在原理图上只能预留一些端接（Terminators），如串联电阻等，来缓和走线阻抗不连续的效应（即DNP电阻）。

PCB走线等效电路PCB 板上的走线可等效为上图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值为0.25——0.55ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB 连线中之后，连线上的最终阻抗称为特征阻抗Z0 。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信

号的上升沿和下降沿经常可以看到。

阻抗不匹配对电路设计带来以下效应:

1.反射信号（Reflected Signals）；

2.延时和时序错误（Delay &Timing Errors）；

3.多次跨越逻辑电平门限错误（False Switching）；

4.过冲与下冲（Overshoot and Undershoot）；

5.串扰(Induced Noise);

6.地弹(Ground Noise);

7.电磁辐射(EMI Radiation)。

因此印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB 设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性

阻抗是否一致，是否匹配。

阻抗匹配

阻抗匹配（Impedance Matching），在线路板中，若有信号传递时，希望有电源的发出端起，在能量损失最小的情形下，能顺利的传送到接受端，而且接受端将其完全吸收而不作任何反射。要达到这种传输，线路中的阻抗必须和发出端内部的阻抗相等才行称为“阻抗匹配”。

阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配则传输功率大，对于一个电源来讲，当它的内阻等于负载时，输出功率最大，此时阻抗匹配。如果是高频的话，就是无反射波，指在能量传输时,要求负载阻抗要和传输线的特征阻抗相等,此时的传输不会产生反射,这表明所有能量都被负载吸收了。反之则在传输中有能量损失。阻抗匹配分为低频和高频两种情况讨

论:

在低频电路中，我们一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是“短线”，反射可以不考虑（可以这么理解：因为线短，即使反射回来，跟原信号还

是一样的）。

在高频电路中，我们还必须考虑反射的问题。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不匹配（相等）时，在负载端就会产生反射（为什么阻抗不匹配时会产生反射以及特征阻抗的求解方法，可参看电磁场与微波方面书籍中的传输线理论）。

如果阻抗不匹配，则会形成反射，能量传递不过去，降低效率；会在传输线上形成驻波（简单的理解，就是有些地方信号强，有些地方信号弱），导致传

输线的有效功率容量降低；功率发射不出去，甚至会损坏发射设备。如果是电路板上的高速信号线与负载阻抗不匹配时，会产生震荡，辐射干扰等。

当阻抗不匹配时，有哪些办法让它匹配呢？第一，可以考虑使用变压器来做阻抗转换；第二，可以考虑使用串联/并联电容或电感的办法，这在调试射频电路时常使用；第三，可以考虑使用串联/并联电阻的办法。一些驱动器的阻抗比较低，可以串联一个合适的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接收器的输入阻抗则比较高，可以使用并联电阻的方法，来跟传输线匹配，例如，485总线接收器，常在数据线终端并联120欧

的匹配电阻。

通常所采用的阻抗匹配端接方式有两种,一种是使负载阻抗与传输线阻抗匹配,即并行端接;另一种是使源阻抗与传输线阻抗匹配,即串行端接。一般应采用并行端接,因其是在信号能量反射回源端之前在负载端消除反射,这样可以减少噪声、电磁干扰以及射频干扰。下面介绍这两种主要的端接技术及其优缺点。

并行端接

并行端接理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。主要是在尽量靠近负载端的位置加上拉或下拉电阻来实现终端的阻抗匹配,实现形式分为单电阻和双电阻两种形式，简单并行端接和RC并行端接为单电阻形式，

戴维宁端接为双电阻形式。

简单的并行端接

这种方式是简单地在负载端加入一下拉到地的电阻R(R = Z0 )来实现匹配,以消除信号的反射。采用这种端接的条件是驱动端必须能够提供输出高电平时的驱动电流,以保证通过端接电阻的高电平能满足门限电压的要求。在数字电路系统中,返回通路上的电流通常都大于系统中供电电源提供的电流,终端匹配到地可以提高电流的吸收能力。如下图所示：其中term4为源端，term3为负载端。

简单的并行端接的优点是设计和应用简单易行,只需要增加一个元件,是最简单的并行端接技术。其缺点是匹配电阻RT 会有直流功率消耗,在输出为高电平状态时,对于50Ω 的端接电阻,维持TTL高电平时消耗电流高达48mA,这是因为驱动器的最小高电平输出VOH (min) = 2. 4V,因此一般器件很难可靠的支持这种端接电路。另外这种端接技术也会使信号的逻辑高输出电平下降。将TTL 输出终端匹配到地会降低VOH的电平值,从而降低了负载输入端的噪声容

限。

戴维宁并行端接

戴维宁端接即分压器型端接,采用上拉电阻R6 和下拉电阻R5 来构成端接电阻, R5和R6的并联与Z0 相匹配。R6 的作用是帮助驱动器更加容易到达逻