数字电子技术实验指导书

实验一 TTL集成逻辑门电路的参数的测试

一．预习要求

1．预习TTL与非门有关内容，阅读TTL电路使用规则。

2．与非门的功耗与工作频率和外接负载情况有关吗？为什么？

3．测量扇出系数的原理是什么？为什么一个门的扇出系数仅由输出低电平的扇出系书来决定？

4．为什么TTL与非门的输入引脚悬空相当于接高电平？

5．TTL门电路的闲置输入端如何处理？

二．实验目的

1．掌握TTL集成与非门的主要参数、特性的意义及测试方法。

2．学会TTL门电路逻辑功能的测试方法。

三．实验原理

TTL集成与非门是数字电路中广泛使用的一种逻辑门，本实验采用4输入双与非门74LS20，在一片集成块内含有两个互相独立的与非门，每个与非门有四个输入端。74LS20内部逻辑图及引脚排列如图1-1(a)、（b）所示。

图1-1（a）

1.与非门的逻辑功能

与非门的逻辑功能是：当输入端有一个或

一个以上的低电平时，输出端为高电平；只有

输入端全部为高电平时，输出端才是低电平。

（即有“0”得“1”，全“1”得“0”。）

对与非门进行测试时，门的输入端接数据

开关，开关向上为逻辑“1”，向下为逻辑“0”。

门的输出端接电平指示器，发光管亮为逻辑

“1”，不亮为逻辑“0”。基本测试方法是按真

值表逐项测试，但有时按真值表逐项进行测试

似嫌多余，对于有四个输入端的与非门，它有十六个最小项，实际上只要按表1-1所示的五项进行测试，便可以判断此门的逻辑功能是否正常。

表1-1

2.TTL与非门的主要参数

（1）导通电源电流I CCL与截止电源电流I CCH

与非门在不同的工作状态，电源提供的电流是不同的，I CCL是指输出端空载，所有输入端全部悬空，与非门处于导通状态，电源提供器件的电流。I CCH是指输出端空载，输入端接

输入输出

A n

B n

C n

D n F1F2

1 1 1 1

0 1 1 1

1 0 1 1

1 1 0 1

1 1 1 0

图1-2（a）图1-2（b）

图1-1（b）

地，与非门处于截止状态，电源提供器件的电流。测试电路如图1-2(a)、（b ）所示。通常I CCL >I CCH ，它们的大小标志着与非门在静态情况下的功耗大小。

导通功耗：P CCL =I CCL U CC 截止功耗：P CCH =I CCH U CC

由于I CCL 较大，一般手册中给出的功耗是指P CCL 。 （2）低电平输入电流I IL 与高电平输入电流I IH

I IL 是指被测输入端接地，其余输入端悬空，流出被测输入端的电流，如图1-3（a ）所示，在多级门电路中它相当于前级门输出低电平时，后级向前级门灌入的电流，因此它的大小关系到前级门的灌电流负载能力，因此希望I IL 小些。

I IH 是指被测输入端接高电平，其余输入端接地，流入被测输入端的电流，如图1-3（b ）所示，在多级门电路中它相当于前级门输出高电平时，前级门的拉电流负载，它的大小关系到前级门的拉电流负载能力，因此希望I IH 小些。由于I IH 较小，难以测量，所以一般免于测试此项内容。

（3）扇出系数N O

扇出系数是指门电路能驱动同类门的个数，是衡量门电路负载能力的一个参数，TTL 与非门有两种不同性质的负载：灌电流负载和拉电流负载，因此有两种扇出系数：低电平扇出系数N OL 、高电平扇出系数N OH 。低电平扇出系数N OL 测试电路如图1-4所示，门的输入端全部悬空，输出端接灌电流负载，调节RW 使I OL 增大，U OL 随之增高，当U OL 达到U OLM (手册中规定低电平规范值为0.4V)时的I OL 就是允许灌入的最大负载电流I OLM ，则

图1-4

图1-

3 (b)

图1- 3 (a)

N OL =

IL

OLM

I I N OL 的大小主要受输出低电平时，输出端允许灌入的最大负载电流I OLM 的限制，如灌入的负载电流超出该值，输出低电平将显著升高，以致造成下级门电路的误动作。

高电平扇出系数N OH

通常I IH <>N OL ,故常以N OL 作为门的扇出系数。 （4）电压传输特性

与非门的输出电压U O 随输入电压U I 而变化的曲线U O =f(U I )称为电压传输特性，如图1-5

所示。它是门电路的重要特性之一，通过它可以知道与非门的一些重要参数，如输出高电平U OH 、输出低电平U OL 、关门电平U oFF 、开门电平U oN 、阀值电平U T 及抗干扰容限U NL 、U NH 等。

电压传递特性的测试方法很多，最简单的方法是逐点测试法，测试电路如图1-6所示，调节电位器RW ，逐点测出输入电压U I 及输出电压U o ，绘成曲线。

（5）平均传输延迟时间t pd

t pd 是衡量门电路开关速度的参数，是指输出

波形边沿0.5U m 点相对于输入波形对应边沿0.5U m 点的时间延迟，如图1-7所示。门电路的导通延迟时间为t pdL ,截止延迟时间为t pdH ,则平

均时间t pd =21

（t pdL +t pdH ）。t pd 的测试方法如图1-8

所示，此时与非门作为非门使用，它的输出信号与输入信号是反相的，将三个门（奇数个门）首尾相接构成一个环形振荡器。由分析可知，这个电路的振荡周期T 与门的平均延迟时间t pd 的关

图1-5

图1-6

图1-7