第5章时序电路第4讲(总第20)
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《数字电子技术基础》——时序逻辑电路
第5章时序逻辑电路学习要点5.1 概述数字电子技术的两个重要组成部分：所以时序逻辑电路必须含有具有记忆能力的存储元件，最常用的存储元件是触发器。
在时序逻辑电路中既包含输出信号只取决于输入信号的门电路部分，又包含能实现存储功能的触发器部分。
&Q 时序逻辑电路示意图按照时序逻辑电路中触发器触发方式的不同，时序逻辑电路可以分为:同步时序逻辑电路&Q1Q该电路位为同步时序逻辑电路常用的时序逻辑电路描述方法有方程式、状态表、状态图和时序图。
例时序逻辑电路的输出逻辑表达式。
各触发器输入端的逻辑表达式。
&Q 1Q Q X1K Q==--将驱动方程代入相应触发器的特性方程中，所得到的该触发器的次态方程。
时序逻辑电路状态表00/0000/Z X 1n Q 10n Q +11n Q+0n Q--描述触发器的动态行为，显示了触发器如何根据当前所处的状态对不同的情况做出反应。
当X=1时，“00”、“01”、“10”、“11”这四个状态构成一个循环，称为“主循环”或如果每个无效状态在若干个时钟作用后都能够转入有效状态，进入“有效循环”，那么，称这个电路具有自启动能力；否则电路就不具有自启动能力。
器，并且不具有自启动能力。
--描述在时钟源CP作用下时序逻辑电路的状态及输出随输入和时间变化的波形，通常指有效循环的波形图。
作用下，各个触发器状态的变化情况。
5.2 时序逻辑电路的分析电路图同步时序逻辑5.2.2 同步时序逻辑电路分析举例例1 分析图示电路实现的逻辑功能。
各触发器初始状态为0。
Q 0Q 1Q 1Q 即各触发器的输入逻辑表达式：n Q Q 01=）输出方程：n QZ 0=（3）把驱动方程代入D 触发器的特征方程得状态方程：1n Q D +=10n n QQ+=n n n n n QQ Q Q Q10111+=+信号的作下，各触发可以看到，电路在时钟脉冲的作用下，每经过4个CP，电路状态循环一次，并且按照“11”、“10”、“01”、“00”降序排列。
数字电子技术基础第5章 时序逻辑电路
（5）根据状态转换表可以绘出状态转换图或时序图。 （6）据上述分析步骤，用文字描述时序电路的逻辑功能。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
5.3 基于触发器的时序电路设计
2.米莱型同步时序电路的设计
例5.3.5请按图5.3.9提供的原始状态转换图设计一个具有自启动 功能的米莱型同步时序电路。
解：（1）分析题目要求。图5.3.9例5.3.5原始状态转换图当输入 信号X=0 时，触发器状态从00、01到10，再返回00状态，此时F0=1输出 为高电平，被认为是进位输出。当输入信号X=1 时，触发器状态从00、 01、10到11，再返回00状态，此时F1=1输出为高电平，被认为是另一进 位输出。
第5章 时序逻辑电路
5.1 时序电路的基本概念 5.2 基于触发器的时序电路分析 5.3 基于触发器的时序电路设计 5.4 集成寄存器和移位寄存器 5.5 集成计数器
5.6基于MSI时序电路的分析和设计
5.1 时序电路的基本概念
5.1.1 时序电路的结构及逻辑方程
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
（4）观察图5.2.7，当X=1时,触发器输出状态按 照00 →01 →10 →10变化,每经过3个或3个以上时 钟脉冲的上升沿，电路就停在10状态，同时在输出F 产生1个高电平。当X=0时,不论电路处于什么状态， 时钟脉冲边沿作用后，返回到00状态，输出F=0。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
5.3 基于触发器的时序电路设计
2.米莱型同步时序电路的设计
例5.3.5请按图5.3.9提供的原始状态转换图设计一个具有自启动 功能的米莱型同步时序电路。
解：（1）分析题目要求。图5.3.9例5.3.5原始状态转换图当输入 信号X=0 时，触发器状态从00、01到10，再返回00状态，此时F0=1输出 为高电平，被认为是进位输出。当输入信号X=1 时，触发器状态从00、 01、10到11，再返回00状态，此时F1=1输出为高电平，被认为是另一进 位输出。
第5章 时序逻辑电路
5.1 时序电路的基本概念 5.2 基于触发器的时序电路分析 5.3 基于触发器的时序电路设计 5.4 集成寄存器和移位寄存器 5.5 集成计数器
5.6基于MSI时序电路的分析和设计
5.1 时序电路的基本概念
5.1.1 时序电路的结构及逻辑方程
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
（4）观察图5.2.7，当X=1时,触发器输出状态按 照00 →01 →10 →10变化,每经过3个或3个以上时 钟脉冲的上升沿，电路就停在10状态，同时在输出F 产生1个高电平。当X=0时,不论电路处于什么状态， 时钟脉冲边沿作用后，返回到00状态，输出F=0。
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
5时序逻辑电路
寄存器是计算机的主要部件之一，它用 来暂时存放数据或指令。
5.2.1 数码寄存器
Q3
Q2
Q1
Q0
&
&
&
QQ D
QQ D
QQ D
CLR
A3
A2
A1
四位数码寄存器
&
QQ D
A0
取数 脉冲
接收 脉冲 ( CP )
（5-5）
正边沿 触发
VCC 8Q 8D 7D 7Q 6Q 6D 5D 5Q 时钟
20 19 18 17 16 15 14 13 12 11 74LS374
0000 0000 0000 0000
Q2 0 1 1 0 0 0 Q3 1 0 1 1 0 0
（5-10）
四位串入 - 串出的左移寄存器：
串行 输出
Q
3
D
Q2 D
Q1 D
Q
0
D
Q
Q
Q
Q
串行 输入
CP
四位串入 - 串出的右移寄存器：
串行 输入
D Q3
D Q2
D Q1
D Q0
Q
Q
Q
Q
串行 输出
CP
D0 ＝ L D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
Q2 J2 Q2 K2
Q1 J1 Q1 K1
原状态
控
制
端
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 =
Q1Q0 1
1
1
Q2
1 000 0 1 1 1 1
2 001 0 1 1 1 1
3 010 0 1 1 1 1
4 011 1 1 1 1 1
5.2.1 数码寄存器
Q3
Q2
Q1
Q0
&
&
&
QQ D
QQ D
QQ D
CLR
A3
A2
A1
四位数码寄存器
&
QQ D
A0
取数 脉冲
接收 脉冲 ( CP )
（5-5）
正边沿 触发
VCC 8Q 8D 7D 7Q 6Q 6D 5D 5Q 时钟
20 19 18 17 16 15 14 13 12 11 74LS374
0000 0000 0000 0000
Q2 0 1 1 0 0 0 Q3 1 0 1 1 0 0
（5-10）
四位串入 - 串出的左移寄存器：
串行 输出
Q
3
D
Q2 D
Q1 D
Q
0
D
Q
Q
Q
Q
串行 输入
CP
四位串入 - 串出的右移寄存器：
串行 输入
D Q3
D Q2
D Q1
D Q0
Q
Q
Q
Q
串行 输出
CP
D0 ＝ L D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
Q2 J2 Q2 K2
Q1 J1 Q1 K1
原状态
控
制
端
CP Q2 Q1 Q0 J2 = K2 = J1 = K1 = J0 =
Q1Q0 1
1
1
Q2
1 000 0 1 1 1 1
2 001 0 1 1 1 1
3 010 0 1 1 1 1
4 011 1 1 1 1 1
时序逻辑电路ppt课件PPT学习教案
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24
（2）顺序负脉冲
第24页/共114页
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5.2 二进制计数器
5.2.1 异步二进制计数器 5.2.2 同步二进制计数器
第25页/共114页
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5.2 二进制计数器
计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
出 Q1 Q2
Q3
0
1
0000
1
1
1000
2
0
1100
3
1
0110
4
0
1011
5
0
0101
6
0
0010
7
0
0001
8
0
0000
第13页/共114页
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④ 时序图
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并行图5输-5出 4位右移位寄存器时序图
第14页/共114页
串行输出
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（2）左移位寄存器
串行 输入
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图5-4 4位右移位寄存器
第12页/共114页
同步时序 逻辑电路
13
② 工作过程
指③逐位状将依态数次表码输11入01）右。移串行输入给寄存器（串行输入是
在接收数表码5-前2 ，4从位右输移入位端寄输存入器状一态个表负脉冲把各触
发器置为0状态（称为清零）。
数字电子技术时序逻辑电路PPT
CP0 CP0 CP1 CP3 Q0 CP2 Q1
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
数字电子技术基础-第五章--时序逻辑电路
（2）根据设计要求做约定，设
定状态，画出原始状态图。
5个状态至少需要3个触发器来实现，3个触发器的状态分 别用Q2Q1Q0来表示。5进制计数器应该有5个不同的状态， 至于是哪5个状态，则可由设计者自行决定。题目中要求 是“加”计数器，“加”的含义在例5-1中已经有介绍。 所以可以选择状态Q2Q1Q0为000、001、010、011、100、 000循环。可以这样约定每个状态的含义：状态000表示 计数器已经收到第1个CP脉冲，此时输出Y为0；状态001 表示计数器已经收到第2个CP脉冲，此时输出Y为0；状态 010表示计数器已经收到第3个CP脉冲，此时输出Y为0； 状态011表示计数器已经收到第4个CP脉冲，此时输出Y为 0；状态100表示计数器已经收到第5个CP脉冲，此时输出 Y为1，得到状态图如图所示。
3个周期长的输入信号（序列长度为3的输入序列）的历史有8种可能， 即输入序列可以是000、001、010、011、100、101、110、111。
从电路上电作为0时刻，依时间顺序设计电路的状 态。因此状态设计如下：0时刻时电路的状态作为 初始状态a，输入1个0（输入序列为0）用状态b 表示；输入1个1（输入序列为1）用状态c表示； 先输入1个0、再输入1个0（输入序列为00）用状 态d表示；先输入1个0、再输入1个1（输入序列 为01）用状态e表示；先输入1个1、再输入1个0 （输入序列为10）用状态f表示；先输入1个、再 输入1个1（输入序列为11）用状态g表示。因此 电路共需7个状态。通过后面的分析会看到7个状 态中有多余的。
加法运算
时序电路实现：
串行加法器：面积小，速度慢
组合电路实现：
并行加法器：面积大，速度快
组合逻辑电路实现加法运算
串行进位加法器
数字逻辑电路教程PPT第5章时序逻辑电路
示意图、功能表
74161功能表
74161符号
波形图
012 34 56 7
VCC QCC Q0 Q1 Q2 Q3 T LD 16 15 14 13 12 11 10 9
74LS161
1 2 34 56 7 8
Cr CP D0 D1 D2 D3 P GND
T4161(74LS161)的外引脚图
例5-5 试用74161构成八位二进制加法计数 器。
状态表 状态图
驱动方程 特性方程
状态方程
CP触发沿 时序图
概括逻辑功能
[例5-1]试分析图5-2所示时序电路的逻 辑功能。
⑴根据图5-2所示逻辑图写出的驱动方程为： 写出的输出方程为：
⑵将上式代入JK触发器的特性方程 ⑶求得状态方程：
求状态转换表和状态转换图，画波形图。 设电路的初始状态
代入状态方程和输出方程得
若无效状态在CP作用下不能进入有效循环，则表明电路 不能自启动。
[例5-2]试分析图5-5所示时序电路的逻辑功能。
图5-5
解：⑴根据图5-5写出的驱动方程如下：
图5-5
状态方程、输出方程如下：
⑵列状态转换表(表5-2)，画出状态转换图(图5-6)
3、确定逻辑功能：X=0，回 到00状态，且F=0；只有连续 输入四个或四个以上个1时， 才使F=1否则F=0。故该电路 称作1111序列检测器。
预置数与CP同步，清零与CP异步。
Q1
Q2
Q3
Q4
Qcc
T Q Cr LD CP
寄存器
➢ 在数字系统和计算机中，经常要把一些数据信 息暂时存放起来，等待处理。
➢ 寄存器就是能暂时寄存数码的逻辑器件。 ➢ 寄存器内部的记忆单元是触发器。 ➢ 一个触发器可以存储一位二进制数，N个触发
数字电路技术电子教案第5章时序逻辑电路PPT课件
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例2
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异步时序电路分析
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62
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65
常用时序逻辑电路
66
74LS175并行输入并行输出寄存 器
67
68
CC4076三态输出寄存器
69
19
70
移位寄存器
71
串行输入并行输出
72
73
74
双向移位寄存器
75
76
77
78
计数器
144
谢谢您的观看与聆听
Thank you for watching and listening
145
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23
24
钟控JK触发器
25
26
27
28
时钟T触发器
29
30
31
17
32
集成触发器
33
34
35
36
37
Q1
38
Q2
39
40
41
触发器相互转换
42
43
时序电路分析
44
分析步骤
45例146748时序电路分析
49
分析步骤
50
例1
51
52
53
第五章 时序逻辑电路
1
整体 概述
一 请在这里输入您的主要叙述内容
二
请在这里输入您的主要 叙述内容
三 请在这里输入您的主要叙述内容
2
3
4
基本RS触发器
5
6
16
7
8
9
真值表
10
状态方程
第五章时序逻辑电路
时序逻辑电路与组合逻辑电路在多个方面存在显著差异。首先，从逻辑功能上看，组合电路的输出仅取决于当前输入，与时序无关；而时序电路的输出则不仅受当前输入影响，还依赖于电路过去的状态。其次，在电路结构上，组合电路不包含存储信息的元件ቤተ መጻሕፍቲ ባይዱ如触发器；时序电路则必须包含这类存储元件。最后，在功能描述上，组合电路可通过输出方程直接表达输入与输出的关系，而时序电路则需通过输出方程、驱动方程和状态方程共同描述。值得注意的是，时序逻辑电路由组合电路和存储电路共同构成，这意味着时序逻辑电路在某种程度上确实“包含”了组合逻辑电路。这种结构使得时序电路能够处理更为复杂的逻辑问题，实现诸如计数器、状态机等功能。因此，虽然时序逻辑电路和组合逻辑电路在设计和功能上有所不同，但二者在数字逻辑领域中均占据重要地位，且相互关联、相辅相成。
(数字电子技术)第5章时序逻辑电路
寄存器
01
寄存器是时序逻辑电路中的存储 单元，用于存储二进制数据。
02
寄存器由多个触发器组成，可以 存储多位二进制数据。
寄存器在时钟信号的驱动下，将 输入数据存储到寄存器中，并在 下一个时钟周期将数据输出。
03
常见的寄存器有4位、8位、16位 等。
04
计数器
01
02
ห้องสมุดไป่ตู้03
04
计数器是时序逻辑电路 中的计数单元，用于对 时钟信号进行计数。
特点
时序逻辑电路具有存储功能，能够保 存之前的状态信息，并在输入发生变 化时更新状态。
时序逻辑电路的分类
同步时序电路
同步时序电路的各个触发器由同一时钟信号控制，在每个时钟周期内，触发器 的状态更新同时发生。
异步时序电路
异步时序电路的各个触发器由各自独立的时钟信号控制，触发器的状态更新不 同步。
时序逻辑电路的应用
详细描述
异步设计法与同步设计法不同，它不依赖于时钟信号的控制，电路的各个部分按照自己的状态进行操 作。这种方法具有较低的功耗和较高的性能，但设计难度较大，需要仔细考虑电路的状态和操作顺序 。
状态图设计法
总结词
状态图设计法是一种基于状态转移图的设计方法，通过状态转移图来描述电路的状态和状态之间的转移关系。
现资源共享，降低成本。
流水线设计
将时序逻辑电路划分为多个级 ，每一级都完成一定的功能， 以提高电路的工作频率。
状态压缩
通过减少状态变量的数量，降 低电路的复杂度，提高可靠性 和稳定性。
冗余设计
在关键路径上增加冗余的触发 器和逻辑门，以提高电路的可
靠性。
时序逻辑电路的可靠性设计
容错设计
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= 又：R0A • R0B Qn0Qn3
即当计数状态为:Qn0Qn3Qn2Q1n = 1100 时，
产生“置0”信号并立刻置 0000
计数状态图：
九进制计数器
00000001001000110100 排列：
1100
1011101010011000
Qn0Qn3Qn2Q1n
【例3】用74LS192构成6进制计数器
Q3 Q2 Q1 Q0
异步低电平置数
Q3Q2Q1Q0
1CPU 74192 CR CPCPD D3D2D1D0 LD
0101
&
1CPU CPCPD
BO
74192 LD
D3D2D1D0 CR
0110
六进制减法计数器
计数器容量扩展
寄存器
5.2.5 计数容量的扩展
利用集成计数器级联进行容量扩展
(1) NN 级联容量扩展
产生清零信号并立刻清零
状态 S11 = 1011仅用来产生清零信号 11进制
故计数终值为：S10 =1010
计数器
计数状态循环：00000001 ··· 1010
CR=0 (1011)
【例1】分析以下电路 Q3 Q2 Q1 Q0
为几进制计数器
【分析】 ∵74161是同步置数
又：LD = Qn3Q1nQn0
产生 “置9”信号并立刻置1001
计数状态图：
七进制计数器
000000010010001101000101
1001 （0110）
P394【例2】分析以下电路 Q3 Q2 Q1 Q0
[题5.13] 为几进制计数器
【分析】
CP0
Q3 Q2 Q1 Q0
∵74290是异步置0
CP
74290
CP1 S9A S9B R0B R0A
1CTP
CO &
CTT 74161 LD
CP
CR
(b)
D3 D2 D1 D0
即当Qn3Qn2Q1nQn0 = 1011 时产生“置0” 信号，
但要等下个CP 到来才能“置0” 。 12进制
故计数终值为：S11 =1011
计数器
计数状态循环：00000001 ··· 1011
CR=0
【例2】分析以下电路 P394 为几进制计数器 [题5.13]
Q0 Q1 Q2 Q3
【分析】
∵74290是异步置0
= 又：R0A • R0B Qn2Qn0
CP1
Q0 Q1 Q2 Q3
CP 74290 CP0 S9A S9B R0B R0A
即当计数状态为:Qn3Qn2Q1nQn0 = 0101时，
产生置零信号并立刻置零
故计数终值为：S4 = 0100 五进制计数器
N1=12
Q0 Q1 Q2 Q3
N2=8
Q0 Q1 Q2 Q3
1 CTP
CO &
CTT 74163
CP
CR
D0 D1 D2 D3
1 CTP
CR &
CTT 74163 1
CP
LD
D0 D1 D2 D3
容量：12 8 = 96
5.2.5 计数容量的扩展
(2) N1N2 级联容量扩展
N1=10
N2=6
5.2.4 N 进制计数器
(1) 利用
同步清零端 同步置数端
获得
N
进制计数
若初态为 S0 , 则利用 Sn–1 求归零逻辑 表达式, 计数终值为Sn–1 ( S0~Sn–1)。
(2)利用
异步清零端 异步置数端
获得
N
进制计数
若初态为 S0 , 则利用 Sn 求归零逻辑 表达式, 计数终值为Sn–1 ( S0 ~Sn–1)。 Sn为过渡状态, 仅用来产生归零信号。
【解】74LS192: 异步高电平清 0 异步低电平置数
Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
1CPD CPCPU
74192
CR
LD
&
1CPD CPCPU
74192
CR &
LD
D3 D2 D1 D0
D3 D2 D1 D0
六进制加法计数器
【例3】74LS192: 异步高电平清 0
(1) NN 级联容量扩展
Q0 Q1Q2Q3
1
CTQP 0
Q1
Q2
Q3 CO
CTT160(1) LD 1
CP
CP
CR
D0 D1 D2 D3
1
Q0 Q1Q2Q3
CTQP 0
Q1
Q2
Q3 CO
CTT160(2) LD 1
CP
CR
D0 D1 D2 D3
1
容量：1010=100
5.2.5 计数容量的扩展
(2) N1N2 级联容量扩展
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
&
CP 1
CPU192
CPD个位
LD
CO CR
1 0
CP CPU 192 LD
1 CPD十位CR
1
D0 D1 D2 D3
D0 D1 D2 D3
容量：10 6 = 60
5.2.5 计数容量的扩展
(2) N1N2 级联容量扩展
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
计数状态：00000001 0010 0011 0100
0101
P394【例2】分析以下电路 Q0 Q1 Q2 Q3
[题5.13] 为几进制计数器
【分析】
∵74290是异步置9
= 又：S9A • S9B Qn2Q1n
CP1
Q0 Q1 Q2 Q3
CP
74290
CP0 R0A R0B S9A S9B
即当计数状态为:Qn3Qn2Q1nQn0 = 0110 时，
【图例】同步归零和异步归零
异步 清零
CR VCC
CP
DDDD0123
CO
QQQQ0123
CTP CTT
GND LD
74LS160
&
0000 ~ 0101----六进制加法计数器
0110
【图例】同步归零和异步归零
CR VCC
CP
DDDD0123
CO
QQQQ0123
CTP CTT
GND LD
74LS160 &
Q0 Q1Q2Q3
1
CTQP 0
Q1
Q2
Q3 CO
CTT161(1) LD 1
CP
CP
CR
D0 D1 D2 D3
1
Q0 Q1Q2Q3
CTQP 0
Q1
Q2
Q3 CO
CTT161(2) LD 1
CP
CR
D0 D1 D2 D3
1
容量： 1616=256
5.2.5 计数容量的扩展
利用集成计数器级联进行容量扩展
同步 置数
0000~0110 ----七进制加法计数器
【例1】分析以下电路
Q3 Q2 Q1 Q0
为几进制计数器 【分析】
1CTP
∵74161是异步清零
又 CR = Qn3Q1nQn0
CTT
CP
74161
D3 D2 D1
CO LD
CR
D0
&
(a)
即当计数状态为:Qn3Qn2Q1nQn0 = 1011时，
&
CP 1
CPU192
CPD个位
LD
CO CR
1 0
D0 D1 D2 D3
CP CPU 192 LD
1 CPD十位CR 0
D0 D1 D2 D3
容量：10 6 = 60
5.2.5 计数容量的扩展