PCM编、译码电路的设计(DOC)

PCM编、译码电路的设计南华大学南校区电子信息工程9911班13号周鹏摘要：介绍了PCM通信系统的组成，具体分析了脉冲编码调制的工作原理，及所设计的电路原理，设计表明该PCM系统具有很好的稳定性、功耗低、调试简单等特性，具有一定的使用价值。

关键词：脉冲编码调制（PCM）；编、译码；TP3067一、前言脉冲编码（PCM）技术已经在数字通讯系统中得到了广泛的应用。

十多年来，由于超大规模的集成技术的发展，PCM通讯设备在缩小体积、减轻重量、降低功耗、简化调试以及方便维护等方面都有了显著的改进。

目前，数字电话终端机的关键部件，如编译码器（Codec）和话路滤波器等都实现了集成化。

二、脉冲编码调制（PCM）原理所谓的脉冲编码调制，就是将模拟信号的抽样量化值变换成代码。

PCM通讯系统的组成方框图如图1所示。

图中，输入的模拟信号m(t)经抽样、量化、编码后变成了数字信号（PCM信号），经信道传输到达接受端，先由译码器恢复出抽样值，再经低通滤波器滤出模拟基带信号m(t)。

通常，将量化与编码的组合称为模/数变换器（A/D变换器）；译码与低通滤波的组合称为数/模变换器（D/A变换器）。

图1PCM通信系统的组成方框图在13折线编码的方法中，无论输入的信号是正还是负，均按8段折线进行编码，用8位二进制码c1c2c3c4c5c6c7c8来表示。

其中第一位码c1表示量化值的极性，称为极性码；第二至第四位3位码c2c3c4的8种可能状态来分别代表8个段落的起点电平，称为段落码；第五至第八位4位码c5c6c7c8的16种可能状态用来分别代表每一段落的均匀划分的量化级，称为段内码。

这样处理的结果，8个段落被划分成128个量化级。

该编码的方法是把压缩、量化和编码合为一体的方法。

在13折线编码的方法中，第一、第二段最，每一小段归一化长度为1/2048，即一个最小量化间隔；第八段最长，每一小段归一化长度为1/32，包含64个最小量化间隔。

采用13折线编码方法，在保证小信号区间量化间隔相同的条件下，7位非线性编码与11位线性编码等效。

由于非线性编码的码位数减少，因此设备简化，所需传输系统带宽减小。

图2 逐次比较型编码器的原理方框逐次比较型编码器的原理方框如图2，它由整流器、保持电路、比较器及本地译码电路等组成。

编码器的任务就是要根据输入的样值脉冲编出相应的8位二进制代码，除第一位极性码外，其他7位二进制代码是通过逐次比较确定的。

预先规定好一些作为标准的电流（或电压），称为权值电流，用符号I W表示。

I W的个数与编码位数有关。

当样值脉冲I s到来后，用逐步逼近的方法有规律地用各标准电流I W去和样值脉冲比较，每比较一次出一位码，直到I W和抽样值I s逼近为止。

整流器用来判别输入样值脉冲的极性，编出第一位码（极性码）。

样值为正时，出“1”码；样值为负值时，出“0”码。

同时将双极性脉冲变换成单极性脉冲。

比较器通过样值电流I s和标准电流I W进行比较，从而对输入信号抽样值实现非线性量化和编码。

每比较一次输出一位二进制代码，且当|I s|＞I W时，出“1”码；反之出“0”码。

由于在13折线法中用了7位二进代码来代表段落和段内码，所以对一个输入信号的抽样值需要进行7次比较。

每次所需的标准电流I W均由本地译码电路提供。

本地译码电路包括记忆电路、7/11变换电路和恒流源。

记忆2048MHz，用作同步模式的主时钟。

表1当E3＝1，E1＋E2＝0时可写出各个输出端电平的方程式。

Y0＝A B C＝m0Y1＝A B C＝m1Y2＝A B C＝m2Y3＝A BC＝m3Y4＝A B C＝m4Y5＝A B C＝m5Y6＝AB C＝m6Y7＝ABC＝m7由上式可以看出，Y0~Y7同时又是A2A1A0这三个变量的全部最小项的译码输出，所以也把这种译码器叫做最小译码器。

74LS138由3个附加控制端，E1、E2和E3，当E3＝1，E1＋E2＝0时，译码器处于工作状态，否则译码器被禁止，所有的输出端被封锁在高电平，如表4所示。

这3个控制端也叫“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。

表43线—8线译码器74LS138功能表512503316.doc当MR =PE =CEP=1时，电路工作在计数状态。

从电路的0000状态开始连续输入16个计数脉冲时，电路将从1111状态返回0000状态，TC 端从高电平跳变至低电平，可以利用TC 端输出的高电平或下降沿作为进位输出信号。

若计数输入脉冲的频率为f ，则Q 0、Q 1、Q 2和Q 3端输出脉冲的频率将依次为12 f,14 f,18 f 和116 f 针对计数器的这种分频功能，也把它叫做分频器。

43PEP P CLKP P MRCEP CET&&&&&&&&&&&&&&&&&&G G G G G G G G G G G G G G G G G G G G Q Q Q Q TC FF FF FF FF J J J J KK K K C1C1C1C1R R R R 11111111计数脉冲12312345678910111213141516171819200123012311&&&11111图8 4位同步二进制计数器 74LS161 逻辑图四、 设计电路的原理（一） 设计总图PCM 编、译码系统由定时部分和PCM 编译码器组成，电路设计原理如总图（图9）。

在本设计当中，编译码部分公用一个定时源，用以确保收发时隙的同步，但在实际的PCM 数字电话设备中，必须有一个同步系统来保证收发同步的。

（二） 工作原理 （1）总频率的产生电路主要由三个74LS04芯片和一个石英晶体组成石英晶体振荡器，其主要利用石英晶体具有谐振电路的特性，它的谐振频率等于晶体的机械振动的固有频率。

512503316.doc此电路产生频率f 为4.096MHZ 的脉冲方波信号。

最后一个74LS04反相器起提高带负载的能力。

（2） 分频的产生电路主要由一块74LS74芯片、两块74LS161芯片、一块74LS20芯片和一块74LS138芯片及74LS04芯片组成。

石英晶体振荡器产生的脉冲方波接到74LS74D 触发器的时钟端，D 触发器的输入端2脚与输出端6脚相连，当脉冲由低电平向高电平跳变时，即上升沿到达时，触发器的输出端电平发生翻转，翻转后，输出电平保持不变，直到4.096MHZ 脉冲方波的第二个上升沿到达时，输出电平才发生变化。

所以，在D 触发器的输出端6脚产生的脉冲方波的频率为f 1＝12 f ＝2.048 MHZ 。

将D 触发器的产生频率f 1为2.048MHZ 的脉冲方波又接到第一块74LS161四位二进制同步计数器的时钟端2脚，只有74LS161芯片的7、10、1、9脚为高电平时，芯片才处于计数状态。

当芯片处于计数状态时，f 1=2.048MHZ 的脉冲方波由高电平向低电平跳变时，输出端Q 0Q 1Q 2Q 3=0000，开始计数。

当第一个下降沿到达时，Q 0端由“0”变为“1”。

当第二个下降沿到达时，Q 0端由“1”变为“0”，Q 1端由“0”变为“1”。

由此推理：Q 0，Q 1，Q 2，Q 3端输出脉冲的频率分别为12 f 1、14 f 1、18 f 1、116f 1。

即1.024MHZ 、512KHZ 、256KHZ 、128KHZ 。

芯片74LS138与两块74LS161芯片相连，74LS138的输入端1、2、3脚和控制端E 2与第二块74LS161芯片的输出端13、12、11、14脚相连，控制端E 3与第二块74LS161芯片的输出端11脚相连，E 1端即4脚经过一个74LS20与第一块74LS161的输出端14、13、12相连，74LS138芯片输出端Y 4即11端经过74LS04芯片作为下级的输入。

要使74LS138芯片处于工作状态，必须使E 1 +E 2 =0，E 3=1。

当第一块74LS161的输出全为“1”时，即74LS20的输入端10、12、13脚全为“1”（9脚为高电平），则74LS20输出为低电平，也就是E 1=0。

同时，E 3为高电平。

要使E 2为低电平，第二块74LS161的输出Q 0端（14脚）必须为低电平，因为第二块74LS161芯片刚开始未处于工作状态，Q 0、Q 1、Q 2、Q 3都处于低电平，所以这时74LS138输出端Y 0（15脚）为高电平，也就是说15脚输出的脉冲频率f 2与第一块芯片74LS161的输出端Q 3（11脚）的输出的频率相同，f 2=f 1/16=128KHZ 。

512503316.doc当第一块74LS161芯片的11脚电平由“1”跳变为“0”时，使Q0Q1Q2、Q3=1000时，74LS138控制端的电平不满足要求，所以74LS138不工作当Q0Q1Q2Q3=0001时，74LS138工作。

此时第二块芯片74LS161 Q3输出频率f4为第一块芯片74LS161的输出端Q3（11脚）的输出的频率的1/16，即f4=8KHZ。

所以，74LS04芯片的输出10脚同样产生8KHZ的方波。

（3）PCM编码、译码电路芯片TP3067的7、14脚接到上级的输出，即74LS04的10脚，获得8KHZ 的频率信号。

9、10、11、12脚接到74LS74的6脚，获得2.048MHZ的频率信号。

PCM就可处于编译码工作状态。

（4）定时部分TP3067编译码器所需的定时脉冲均由定时部分提供。

这里只须要主时钟2048KMHz的帧定时8KHz信号。

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