锁相环的相位噪声

锁相环倍频器的一个最主要的难点就是降低相位噪声。

早射干扰具有随机性，具体分析计算极其困难。虽然我们可借助像AGINENT 的ADS 等仿真软件和MATHCAD 等大型计算软件进行分析，但我们必须借助PLL 的线性相位模型开始研究（图2）其中

F （s ）

为环路滤波器的传递函数；

K Φ

和

vco

K 分别为鉴相器的鉴相灵敏

度和压控振荡器的压控灵敏度

上图的PLL 的相位噪声模型可得其前向增益和反向增益分别为

()

()vco s S K K F G s

Φ=

(3-1)

1

H N =

(3-2)

其中R 为分频器分频比。()

s F 为环路滤波器传递函数。利用现代控制理论，可得出锁相

环环路各部件的噪声源对环路噪声的贡献的传递函数。

从上表我们可以看出，鉴相器、N 分频器、R 分频器和参考晶体的噪声传递函数都有一

个共同的因子

()

()

1s s G G +。以上的噪声源统称为带内噪声。

晶体振荡器的相位噪声晶体振荡器的相位噪声()

i S Φ 对输出相位噪声

0()

s Φ 的影响

为

()0()

()()

1s i s G s NM S G Φ=

Φ+ (4)

由式( 4 ) 中可以看出，晶振中心频率ω的相位噪声全部由环路输出，大于环路谐振频率

n ω的相位噪声将被衰减。由于分频次数N 与倍频次数M 受输出频率和跳频点数限制，故

主要考虑

()

i S Φ 。

晶体振荡器等效电路中的放大器固有噪声功率FKTB 经放大器后通过带宽为i

B 的晶体

滤波器与信号功率s

P 一起加到输入端，

m 形成相位噪声，为放大器输出端的基底噪声，可

写成

010g g

s FKTB

L m L P = （5）

压控振荡器( VCO) 的相位噪声 压控振荡器VCO) 的相位噪声对

0()

s Φ 的影响为

()0()

()()

1s vco s G s s G Φ=

Φ+ （6）

()vco s Φ

0()

s Φ 对的影响具有高通特性，低于的分量环路有很强的抑制作用，高于

n

ω的相位噪声分量将全部输出。因此频率合成器远端的相位

噪声主要决定

()vco s Φ ,

()

vco s Φ 降低是降低频率合成器远端相位噪声的主要方法。

环路滤波器的相位噪声

影响相位噪声的另一个重要因素是环路滤波器。环路滤波器对最终性能有很大影响，这是因为它决定拐点频率( 在拐点频率处来自电路不同部分的噪声开始影响输出，如图所示)。在环路带宽内，鉴相器强迫VCO 跟踪参考频率，将参考频率源的相位噪声带到VCO 上。由于鉴相器噪声基底通常比参考频率源的相位噪声高,因此这一过程受到鉴相器噪声基底的支配。由于补偿频率高于环路带宽，环路就不能很好的跟踪参考频率，总的相位噪声等于 V C O 的相位噪声,因此要将环路带宽设置在鉴相器噪声基底与VCO 自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO 的相位噪声有一定的改善，但不能很好地提高PLL 的相位噪声性能。

图2 典型单环路合成器的噪声曲线

鉴相器的相位噪声

鉴相器的相位噪声对

0()

s Φ的影响为

()0()

1()1s nd s D

G s N

V G K Φ=

+ ( 7 ) 由式( 7 ) 可以看出，对

0()s Φ 也呈低通特性，对

0()

s Φ影响将很小。另外，还可看出，

应尽量提高鉴相灵敏度，使环路抑制能力增强，还应注意鉴相器输入电压也应足够大，使鉴相器二极管能工作在理想区域，以降低鉴相器的附加相噪。

电源引起的相位噪声

电源引起的相位噪声主要来源于电源变压器及整流后的纹波电压，它们都通过某种方式对基准信号进行调制，尤其对晶振的调制，而形成相位噪声，这种噪声都属于近端干扰噪声，将由环路全部转移到输出端输出。

分析

环路对带内噪声源呈低通过滤，故希望将环路带宽c

f 越低越好；但环路对VCO 呈高通

过滤，又希望环路带宽

c

f 越宽越好。为了兼顾这一对矛盾，能够将两种噪声都得到合理的

抑制，可以选择环路带宽

c

f 在两噪声源谱密度线的交叉点附近总是比较接近于最佳状态的。

但考虑晶振噪声要恶化，

20log()

N R 所以实际带宽要略小一些。又前面方程可知，在环路带宽内VCO 的噪声贡献很小，而带内噪声源电压电源应乘以N ，那么噪声功率应于2

N 成

正比，因此通常会错误的认为相位噪声随20log()

N变化。这个理论本身没有错但是它忽略

了鉴相器噪声的影响。鉴相器也是PLL的一个重要的噪声源。以一个数字三态鉴频鉴相器为例，在比较频率较高时输出的相位噪声就更大。由此可以看出鉴相器的相位噪声影响与比

较频率有关，且按10log()

N变化。