三维集成电路

微处理器体系结构综述

题目三维集成电路综述

专业微电子学与固体电子学

学号1208090538

学生韩新辉

指导教师戴力

2013 年春季学期

三维集成电路综述

摘要：本文介绍了集成电路从开始发展到SOC再到NOC以及后来的三维集成电路中应用的3D NOC。然后从工艺（SOI技术和TSV技术）、拓扑结构、功耗等方面阐述了研究现状、需要亟待解决的技术问题以后发展方向。最后，对文章做了总结。

关键字：3D NOC 三维集成电路TSV 拓扑结构功耗

1 引言

从1947年第一个半导体晶体管的发明,到1958年采用硅平面工艺的集成电路诞生,直到后来的SOC,半导体集成电路一直遵循着摩尔定律高速发展着。随着集成电路技术的不断发展，在单一芯片上集成更多的资源已经成为片上系统（SOC）设计的重要挑战。在当前的高性能SOC设计中，已经可以包含多个处理器、存储器、模拟电路、数模混合电路等不同的IP单元。当SOC变得越来越复杂时，芯片的速度、功耗、面积、总线交换的效率等成为高性能SOC设计面临的最大问题。尤其是总线架构的系统结构大大的限制了SOC多个核之间高效的数据通信。其主要表现在三个方面：（1）扩展性差；（2）线通信效率低；（3）单一时钟同步问题。

1999年前后，一些研究机构开始使用系统的方法研究SOC通信单元，将计算机网络技术移植到芯片设计中来，提出了一种全新的集成电路体系结构NOC(Network On Chip)，从体系结构上彻底解决总线架构带来的问题。NoC具有更高的带宽，它的网络拓扑结构提供了良好的可扩展性；由于NOC所使用的通信协议层本身属于独立的资源，因此提供了支持高效率可重用设计方法学的体系结构；NoC使用全局异步局部同步(Global Asynchronous Local Synchronous,GALS)机制，每一个资源节点都工作在自己的时钟域,而不同的资源节点之间则通过OCN进行异步通讯，很好地解决了总线结构的单一时钟同步问题。然而，二维片上网络结构随着核数的增加，通信性能并不能成比例的提升，因而限制了整个系统的性能。

三维集成电路制造技术可以通过将原二维集成电路中较长的水平互联线替

换为较短的垂直互联线来改善整个集成电路系统的功耗，提高器件的集成度，并可以提供更到的性能。目前，三维片上网络技术是解决二维片上多核处理器互连瓶颈的有效方案之一，并愈来愈收到研究界的关注。但是，3D NOC设计面临的严峻挑战有很多，比如工艺、功耗、仿真验证等。

2 三维集成电路关键性技术

2.1 工艺

2.1.1 SOI技术

集成电路三维化，最基本的问题就是要把器件在相容的工艺条件下制作成纵向叠加结构。最大的麻烦是有源器件晶体管。高水平的MOS晶体管都是以质量非常好的硅单晶作为基片衬底。三维化后衬底必须是薄膜结构的硅单晶层。典型的高质量硅单晶膜层是在硅单晶体上通过外延的方法获得。三维结构中就不能简单的沿用这种外延，原因是纵向叠加的晶体管之间必须是电学隔离的，器件必须是绝缘层，亦即在三维结构中要求在绝缘层上长出高质量的硅单晶薄膜（SOI）。

在绝缘层上制作用于集成电路三维结构的硅单晶膜层是难度很大的技术，它既要克服由于异质衬底晶格结构不同引起的缺陷，甚至难以形成单晶薄膜的问题，又要寻找心的工艺条件克服高温生长单晶薄膜引起的自掺杂效应。当底层中完成有源器件制造后，在其上形成绝缘层和硅单晶膜的工艺过程中，要防止对衬底层器件性能产生的有害影响甚至结构的破坏。由于衬底材料和薄膜加工方法的不同，SOI的形成技术又可分成很多种：1 SOS，硅单晶薄膜长在蓝宝石上2 高剂量粒子注入到硅中形成SOI3 CVD外延横向生长4 激光再结晶SOI应用于集成电路技术，尤其是三维结构的CMOS集成电路，具有很多突出的有点：

1 它可以堆垛有源区，因而可以成倍提高集成密度。

2 不需要P阱N阱，节省了器件面积，简化了工艺。

3 器件制作在绝缘层上，克服了闭锁效应。

2.1.2 TSV技术

硅通孔(TSV)是三维集成电路中堆叠芯片实现互联的一种新技术解决方案.它是一种系统级构架的新方法,内部含有多个平面器件层的叠层,并经由TSV垂直方向实现相互连接。

图1 用于3D晶圆级叠层TSV结构示意图

如图1所示，采用这种方式可以大幅缩小芯片尺寸,提高芯片的晶体管密度,改善层间电气互联性能,提升芯片运行速度,降低芯片的功耗、设计难度和成本。以TSV互连技术为核心的三维集成技术主要影响的是芯片之间的互联结构，因此这种技术主要减小的是芯片见互联需要的电路板面积。该技术一般是采用多块存储或逻辑功能芯片垂直堆叠在一起，并将堆叠结构中上一层芯片中制出的TSV 连接在下层芯片顶部焊盘上的方式来实现。TSV互连所需的关键技术：

（1）TSV制作

Z轴互连是穿透衬底且相互电隔离的连接，TSV的尺寸取决于在单层上需要的数据获取带宽。

（2）对准和键合技术

即芯片和晶圆之间，或者晶圆与晶圆之间。TSV键合采用的工艺有金属—金属键合技术和高分子粘结技术等。金属—金属键合技术是一种趋势，因为这种技术可以同时实现机械和电学的接触界面。

TSV互连尚待解决的关键技术难题和挑战包括以下几个方面：（1）通孔的刻蚀；（2）导通孔的填充；（3）导通孔的工艺顺序；（4）设计与测试技术；

3 拓扑结构

三维片上网络的拓扑对SOC的实时性、吞吐率、功耗、应用层的任务映射、路由以及芯片的面积影响很大，因此研究三维NOC的拓扑具有重要的意义。常见的三维NOC结构：（1）3D Mesh（2）层叠Mesh（3）纤毛Mesh（4）基于蝶形胖树的3D NOC（5）基于移位交换的3D NOC（6）XNOTS（7）基于桥接

De Bruijn图的3D NOC （8）基于环接De Bruijn图的3D NOC（9）基于双De Bruijn 图的3D NOC。

总的来看，三维NOC的拓扑可分成四类。

（1）基于Mesh的3D NOC。代表有3D Mesh、Staked Mesh、Ciliated Mesh、XNoTs。这类拓扑形状规则、布线简单，但网络延时较大、功耗较高。

（2）基于De Bruijn图的3D NOC。代表有DB_pillar、DB_DB、DB_ring。这类拓扑网络直径和延时较小，但芯片布线较复杂。

（3）基于移位交换网的3D NOC。这类拓扑网络直径较小、扩展性好、路由灵活。

（4）基于蝶形胖树的3D NOC。这类网络延时较小，单芯片布线复杂、实现难度大。

3D NOC解决了三维结构下SOC设计中存在的问题，在信息吞吐量、网络延时、芯片功耗与面积等方面比2D NOC有了较大的改进。随着三维封装技术的发展，三维芯片中垂直堆叠的芯片数目会越来越多，芯片之间的连线长度会越来越短，数据传输速度会越来越快。在这些物理特性的驱动下，3D NOC的拓扑将朝以下几个方向发展：设计可扩展性更强的拓扑，以适应芯片数目增多造成的IP 核数目增多的系统要求；降低芯片中布线的复杂度，以容纳更多的IP核；充分利用垂直方向上的连线短、数据传输速度快的特性，采用分级拓扑的方式，设计出更高效的网络拓扑。

4 功耗

目前TSV技术虽然已经初步开始实现商业应用,但是主要应用领域还局限于制造存储器方面,即使是下一步计划也仅限于将存储器和寄存器堆叠在一起并用TSV互连，所以TSV目前还没能成为一个成熟的技术被灵活应用到3D IC中。其主要原因有几点：各种理论模型还不完善；TSV技术还未标准化；设计的复杂性太高、集成组装和测试难度大；制作工艺复杂、成本较高；散热困难等等。正因如此，研究人员对其展开了大量了研究。

TSV电学参数的提取对于研究3D NOC功耗是不可或缺的一步。其中，IMEC 的研究人员Guruparsad Katti等人通过解极坐标下的泊松方程等方式提取了单个TSV的RLC参数，并进行了仿真验证，仿真的结构误差很小；Ioannis Savidis