第三章内部存储器
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
最新计算机组成原理第三章课件白中英版
3.1 存储器概述
❖ 存储器的两大功能： 1、 存储（写入Write） 2、 取出（读出Read）
❖ 三项基本要求： 1、大容量 2、高速度 3、低成本
计算机组成原理
6
计算机组成原理
8
3.2 随机读写存储器
SRAM（静态RAM：Static RAM）
T7 ，这样存储体管子增加不多，但是双向地址译码选择， 因为对Ｙ选择线选中的一列只是一对控制管接通，只有X选 择线也被选中，该位才被重合选中。
X选择线
V 位/读出线
BS0 读/写“0”
A T4
T5
T2
T0
T1
T6
位/读出线
B T3
BS1 读/写“1”
T7
I/O
Y选择线
I/O
6管双向选择MOS存储电路
（2）字结构是2度存储器：只需使用具有两个功能端的基本存储电路：字 线和位线
（3）优点：结构简单，速度快：适用于小容量M
（4）缺点：外围电路多、成本昂贵，结构不合理结构。
计算机组成原理
17
静态MOS存储器
BS0
BS1
FF
FF
FF
16 地址 选
W0
1
A0
地 字线
址
FF
FF
FF
译
……
A1
码 W1 器
：： A2
•以触发器为基本存储单元 •不需要额外的刷新电路 •速度快，但集成度低，功耗和价格较高
DRAM（动态RAM：Dynamic RAM）
•以单个MOS管为基本存储单元 •要不断进行刷新（Refresh）操作 •集成度高、价格低、功耗小，但速度较SRAM慢
计算机组成原理第三章 第2讲 SRAM存储器
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言 静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache
动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。 其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把 数据线上的数据写入存储器。请指出 图3.5(a)写入时序中的错误，并画出正 确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期 读周期
读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期
存取周期
3.2 SRAM存储器
片选 读使能
3.2 SRAM存储器
片选 写使能
3.2 SRAM存储器
教材P69
用锁存器实现。 需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线
地址线：A0-A5，可指定26=64个存储单元 数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位
控制线：读或写 存储位元、存储单元、字存储单元、最小寻址 单位、最小编址单位。
写入数据：
计算机组成原理 第三章
1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最 小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储 器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器 （Random Access Memory，RAM）和只读存储器 （Read-Only Memory，ROM）。它们各自又有许多 不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器 往往 需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译 码 器
用16K×8位的芯片采用字扩展法组成64K×8位 的存储器连接图。 图中4个芯片的数据端与数据总线D0—D7相连， 地址总线低位地址A0—A13与各芯片的14位地址端相 连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址
白中英计算机组成原理第三章答案
主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。
第三章 AT89S52单片机存储器结构PPT课件
见书P39 表3.2.5
11
3.3 外部存储器及其访问
一、外部程序存储器及访问 1、访问外部ROM所用控制信号
ALE：低8位地址锁存信号； PSEN：读取控制信号； EA:片内、外ROM访问控制信号，EA=1,访问片内；
EA=0，访问片外。 2、访问片外ROM的过程
首先通过地址总线给出地址信号，选中程序存储器该地 址的存储单元，然后由PSEN发出读选通信号，在读选通信号 的控制作用下，将存储在被选中存储单元中的指令代码读出 并送至数据总线，单片机通过对数据总线的访问读取已送至 数据总线的指令代码，完成一次对外部程序存储器的访问1过2
3.2 存储器结构
10
3.2 存储器结构
三、特殊功能寄存器SFR AT89S52有128B特殊功能寄存器区，其特殊功能寄
存器有32个，比AT89C51增加11个，比AT89S51增加6 个。
特殊功能寄存器虽与片内RAM高128B地址完全重叠， 但在物理上是完全独立的。可以用寻址方式区分：直 接寻址访问的是SFR; 间接寻址访问，访问的是数据 RAM。
14
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
15
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
16
3.3 外部存储器及其访问
二、外部数据存储器及访问 1、扩展外部数据存储器的方法
17
3.3 外部存储器及其访问
二、外部数据存储器及访问 2、访问外部数据存储器的时序
5
3.2 存储器结构
一、程序存储器
1）程序存储器结构
8KB Flash存储器，地址0000H～1FFFH，可外扩展
第三章 AT89s52存储器结构
例1 MOVX A， ＠DPTR ； 外部数据RAM中以DPTR为地址中的内容 ---A 例2 MOV P2， ＃20H ； 数20H ----P2 MOV R0， ＃30H ；数30H ----R0 MOVX ＠R0， A ； A ---- 外部数据RAM中2030H单元
2. 访问外部数据存储器的时序
3. 扩展外部程序存储器的连接方法
P0口 P0.0~P0.7 AT89S52 ALE
EA VCC
D0
74LS373
D7 G
Q0 Q7
P2.0~P2.7
PSEN
P2口
或 EA 0 EA
外 部 程 A0~A7 序 存 A8~A15 储 片 选 CE 器 OE
D0~D7
图 3.3.1外部程序存储器扩展
表 3.4.3 程序加密位的保护模式
加密位 模式 LB1 LB2 LB3 1 2 3 4 U P P P U U P P U U U P 没有程序加密功能 禁止在外部程序存储器中执行MOVC类指令读取内部 EA 程序存储器中的指令代码; 被采样并在复位时 被锁存；禁止对Flash存储器再编程 同模式2，并禁止内部存储器校验。 同模式3，并禁止外部存储器的执行。 组合加密功能
2. 程序存储器加密的 AT89S 系 列 VCC 方法 P2.6 对程序存储器加密需要 P3.6 高电平 RST 根据所希望采取的加密 P2.7 保护模式对3位加密位 P3.7 VPP EA LB1、LB2和LB3进行 XTAL1 编程。编程按照 ALE LB1→LB2→LB3的顺 GND 序按位进行。注意，在 PSEN XTAL2 对各位加密位进行编程 时，其控制信号是不同 的。图3.4.2为对加密 图 3.4.2 加密位编程逻辑电路 位编程的逻辑电路图。
408计算机组成原理计组存储器真题
知识点概括
1.存储器的分类
2.层次化存储器的基本结构
局部性原理
3.半导体随机存取存储器(1) SRAM; (2) DRAM; (3) Flash.
4.主存储器(1) DRAM芯片; (2) 多模块存储器; (3) 主存与CPU的连
接.
5.外部存储器(1) 磁盘存储器；(2) 固态硬盘SSD.
6.高速缓冲存储器(1) Cache基本原理; (2) Cache与主存之间的映射; (3) Cache中主存块的替换算法；(4) Cache写策略.
7.虚拟存储器
(1) 虚拟存储器的基本概念; (2) 页式虚拟存储器; (3)段
式虚拟存储器；(4)段页式虚拟存储器.
第三章存储器层次结构
1.存储器的分类
2.层次化存储器的
基本结构
调节CPU 和主存间读取速度不匹配的问题缓存CPU 主存辅存
10 ns 20 ns 200 ns ms
增拓主存容量两级存储：
⚫主存-辅存
⚫缓存-主存
局部性原理
⚫RAM⚫ROM
地址复用。
计算机原理第三章存储器
解：（1）需要26根地址线。
（2）有24根地址线
（3）共用8片。
（4）连线图如下图所示。
〔例６〕半导体存储器容量为7K×8位，其中固化区为4k×8 位，可选用 EPROM芯片：2K×8/片。随机读/写区为3K×8， 可选SRAM芯片：2K×4/片和1K×4/片。地址总线为A15~A0，
为“０”。
★ 注意：读出 “１” 信息后，电容Ｃｓ上无电荷，不能再 维持“１”，这种现象称为“破坏性读出”，须进行“恢复”操 作。
（３） 保持，字选线为“０”，Ｔ截止，电容Ｃｓ无放电 回路，其电荷可暂存数毫秒，即维持“１”数毫秒；无电荷 则保持“０”状态。
★ 注意：保持“１”信息时，电容Ｃｓ也要漏电，导致Ｃｓ上 无电荷，须定时“刷新”。
写1：数据线I/O=1、 I / O =0，使位线D=1、 D =0；
推出T1截止，T2导通使Q=1、 Q =0，写入“1”。
（2）读出
行选线xi，列选线yj加高电平，使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0，则T1导通，从位线D将通过T5、T1到地 形成放电回路，有电流经D流入T1，使I/O线上有电流流过，经放 大为“0”信号，表明原存信息为“0”。而此时因T2截止，所以D 上无电流。
〔例〕32位地址线的计算机： 232＝220×210×22＝4千兆＝4G 但现在实际配的主存假设为512兆，
即 512兆＝220×29
所以，32 位地址线寻址的是逻辑地址， 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器：
静态存储器 动态存储器
2. 磁表面存储器：磁盘、磁带等。（磁性材料）
计算机组成原理第3章
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示 存取时间(TA)—指MEM从收到命令到结果输出所需时间； 存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数： 存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例 参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路： 片选—MEM常由多个芯片组成，读/写操作常针对某个芯片
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
(完整word版)计算机组成原理期末试题及答案
第一章计算机系统概论计算机的硬件是由有形的电子器件等构成的，它包括运算器、存储器、控制器、适配器、输入输出设备。
早起将运算器和控制器合在一起称为CPU（中央处理器）。
目前的CPU包含了存储器，因此称为中央处理器。
存储程序并按地址顺序执行，这是冯·诺依曼型计算机的工作原理，也是CPU自动工作的关键。
计算机系统是一个有硬件、软件组成的多级层次结构，它通常由微程序级、一般程序级、操作系统级、汇编语言级、高级语言级组成，每一级上都能进行程序设计，且得到下面各级的支持。
习题：4冯·诺依曼型计算机的主要设计思想是什么？它包括那些主要组成部分？主要设计思想是：存储程序通用电子计算机方案，主要组成部分有：运算器、逻辑控制装置、存储器、输入和输出设备5什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？存储器所有存储单元的总数称为存储器的存储容量。
每个存储单元都有编号，称为单元地址。
如果某字代表要处理的数据，称为数据字。
如果某字为一条指令，称为指令字7指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？每一个基本操作称为一条指令，而解算某一问题的一串指令序列，称为程序第二章运算方法和运算器按对阶操作。
直接使用西文标准键盘输入汉字，进行处理，并显示打印汉字，是一项重大成就。
为此要解决汉字的输入编码、汉字内码、子模码等三种不同用途的编码。
1第三章 内部存储器CPU 能直接访问内存（cache 、主存）双端口存储器和多模块交叉存储器属于并行存储器结构。
cache 是一种高速缓冲存储器，是为了解决CPU 和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache 体系，指令cache 与数据cache 分设体系。
要求cache 的命中率接近于1适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。
习题： 1设有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K ×8位SRAM 芯片组成，需要多少片；（3）需要多少位地址做芯片选择？(1)字节M 4832*220= (2)片84*28*51232*1024==K K (3)1位地址作芯片选择 2 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问：（1） 若每个内存条16M ×64位，共需几个内存条？（2）每个内存条共有多少DRAM 芯片？ （3）主存共需多少DRAM 芯片？CPU 如何选择各内存条？(1). 共需模块板数为m ：m=÷2^24=4(块)(2). 每个模块板内有DRAM 芯片数为32 (片)(3) 主存共需DRAM 芯片为：4*32=128 (片)每个模块板有32片DRAM 芯片，容量为16M ×64位，需24根地址线(A23~A0) 完成模块板内存储单元寻址。
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
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第三章内部存储器
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3.2 SRAM存储器
三、存储器的读写周期 读周期
读出时间Taq 读周期时间Trc
写周期
写周期时间Twc 写时间twd
存取周期
读周期时间Trc=写时间twd
第三章内部存储器
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例1P70：图3.5(a)是SRA的写入时序图。其中R/W是 读/写命令控制线，当R/W线为低电平时，存储器按 给定地址把数据线上的数据写入存储器。请指出图 3.5(a)写入时序中的错误，并画出正确的写入时序图。
存储器带宽：单位时间里存储器所存取的信息量，通常
以位/秒或字节/秒做度量第三单章内位部存储。器
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3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根据信 息存储的机理不同可以分为两类：
静态读写存储器(SRAM)：存取速度快 动态读写存储器(DRAM)：存储容量不如DRAM大。
第三章内部存储器
在计算机存储器体系结构设计时，我们希 望存储器系统的性能高、价格低，那么在存储 器系统设计时，应当在存储器容量，速度和价 格方面的因素作折中考虑，建立了分层次的存 储器体系结构如下图所示。
第三章内部存储器
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3.1.2 存储器分级结构
2、分级结构
高速缓冲存储器简称cache，它 是计算机系统中的一个高速小 容量半导体存储器。
第三章内部存储器
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3.2 SRAM存储器
存储体（256×128×8）
通常把各个字的同一个字的同一位集成在一个芯 片（32K×1）中，32K位排成256×128的矩阵。 8个片子就可以构成32KB。
地址译码器
采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线
第三章内部存储器
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3.2 SRAM存储器
读与写的互锁逻辑
控制信号中CS是片选信号， CS有效时（低电平），门G1、G2 均被打开。OE为读出使能信号， OE有效时（低电平），门G2开启， 当写命令WE=1时（高电平），门 G1关闭，存储器进行读操作。写操 作时，WE=0，门G1开启，门G2 关闭。注意，门G1和G2是互锁的， 一个开启时另一个必定关闭，这样
RAM：双极型/MOS ROM：MROM/PROM/EPROM/EEPROM
按信息的可保存性分类：永久性和非永久性的 按存储器系统中的作用分类：主/辅/缓/控
第三章内部存储器
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3.1存储器概述
二、存储器分级结构 1、目前存储器的特点是：
• 速度快的存储器价格贵，容量小； • 价格低的存储器速度慢，容量大。
第三章 内部存储器
3.1存储器概述 3.2SRAM存储器 3.3DRAM存储器 3.4只读存储器和闪速存储器 3.5并行存储器 3.6Cache存储器
第三章内部存储器
表面/半导体存储器 按存取方式分类：随机/顺序存取（磁带） 按读写功能分类：ROM，RAM
解：点击上图
第三章内部存储器
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3.3 DRAM存储器
一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，
它具有两个稳定的状态。而DRAM存储器的存 储位元是由一个MOS晶体管和电容器组成的 记忆电路，如图3.6所示。
第三章内部存储器
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3.3 DRAM存储器
2储冲器打输存选管电表、4储缓器器为高电到出器D51由坏存此刷出D器M注输的和不1开存0上现充表电电储位器关开入储线，平示、 、 后OOO图30此和闭打D元线M电过线储、 则位冲关/高，容位缓发于性储时新缓送意出。写会读元关闭（数元为于给存、到UU图图存关储的满存容荷了—SIO(时刷，开N位为容放了M(元器闭）打上线冲送读位输缓冲到，缓这操同TTa放管M是c。闭，R据位高是电储图存((储S=O))=dc使的电电储器时—0输新输，线高上电0读和，。开所上器到出元入冲器位输冲是作时/表中管0打写此、输W线，位容了D)O1)(储位S由。表表送b=出缓入输上，的，经出刷输行存，，中缓器线入器因是发M/D/I示读管，用信荷荷了放，当开读读到为时刷入上打线器N1)1S位元表示O示到O缓冲缓入；打电表电刷新出选储通必原冲打上缓总为互生1=写出和于（出放电低管输新缓，开上充元U重。，息量时电代电1S1示从(存冲器冲数行开荷示新缓缓线的过须存器开，冲是读斥。c11T位是送放打R管容容，）出缓冲而的电M。写输)做到写存是,储而来，没表1容读器关器据选通存缓冲冲为输恢的关，再器互操的1/即O到大开W，上，缓冲器行高，入送1器或当存破出S冲复闭输经与锁作，1为。所体代有存器，。。，
主存储器简称主存，是计算机 系统的主要存储器，用来存放 计算机运行期间的大量程序和 数据。
外存储器简称外存，它是大容 量辅助存储器。
第三章内部存储器
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3.1.2 存储器分级结构
分层存储器系统之间的连接关系
第三章内部存储器
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3.1.3主存储器的技术指标
字存储单元：存放一个机器字的存储单元，相应的单元 地址叫字地址。
第三章内部存储器
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3.3 DRAM存储器
二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源
脚、两个地线脚，为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：
字节存储单元：存放一个字节的单元，相应的地址称为 字节地址。
存储容量：指一个存储器中可以容纳的存储单元总数。
存取时间又称存储器访问时间：指一次读操作命令发出 到该操作完成，将数据读出到数据总线上所经历的时间。 通常取写操作时间等于读操作时间，故称为存储器存取 时间。
存储周期：指连续启动两次读操作所需间隔的最小时间。 通常，存储周期略大于存取时间，其时间单位为ns。
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3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储位元 2、三组信号线
地址线 数据线
行线 列线
控制线
第三章内部存储器
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3.2 SRAM存储器
二、基本的SRAM逻 辑结构
SRAM芯大多采用 双译码方式，以便 组织更大的存储容 量。采用了二级译 码：将地址分成x 向、y向两部分如 图所示。