(Verilog HDL)请设计60进制计数器
FPGA与数字系统设计：实验八 使用ECS绘制六十进制计数器
使用ECS绘制六十进制计数器1、实验目的本实验通过设计一个六十进制计数器，介绍如何使用ECS绘制模块原理图，并通过添加一个分频器来进行模块化设计。
2、实验内容通过本实验要求掌握以下几点：1、熟练运用ECS绘制原理图2、掌握模块化设计方法3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：新建工程1、新建名为cnt_60的工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为cnt_60，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表2、新建原理图资源文件（1）双击Creat New Source,点击Execute。
选择新建资源类型为Schematic，新建文件名为“cnt60”，并勾选Add to project，如图4，图4 新建原理图“cnt60”（2）单击NEXT，单击Finish，启动ECS,如图5，图5 原理图编辑窗口3、选择并放置器件符号“cnt60”是时间计数器，有两个4bit总线输出代表时间的各位与十位数值。
在出现的原理图编辑窗口中放置各种逻辑块，单击绘图工具栏中的按钮，在器件符号分类显示目录选择所有器件（All Symbols），在“Filter”中输入“cd4ce”，把选中的器件拖到工作区的合适位子，单击鼠标左键，把该器件放下。
再如上放下其它器件。
还须2个and2，2个or2， 2 个inv，1个and4，如图6，图6 放置器件的原理图编辑窗口4、添加连线（1）单击绘图工具栏的按钮，选择智能连线方式，当鼠标移动到可画线区域时，鼠标符号自动变为“+”形状，点击始点管脚，再点击终点管脚（2）单击右键结束操作（3）依照原理图连接其它线，并在器件端口拉出一小段线段为添加网线名称与I/O管脚做准备，如图7，图7 连完线的编辑窗口5、设置I/O管脚（1）单击绘图工具栏的按钮，在每个I/O管脚处单击，，为原理图设置I/O管脚，如图8图8 设置I/O管脚（2）在I/O管脚上双击，修改管脚名，如图9图9 修改I/O管脚的名字（3）修改完后，单击右键结束操作6、绘制总线ECS中没有专用的总线绘制命令，绘制总线时仍然采用绘制总线命令，仅仅用网线名区分总线与普通连线。
sopc课程设计整体
摘要时钟，自从它发明的那天起，就成为人类的朋友，但随着时间的推移，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春呢？这就要求人们不断设计出新型时钟。
本人设计的产品为24小时制的多功能数字钟，具有时钟时间设置、闹钟时间设置、闹钟开、闹钟关等功能，数字显示小时、分钟、秒，闹钟就绪灯，蜂鸣器。
本论文针对上述情况，在设计中采用EDA自动化设计技术。
以计算机为基本平台，以硬件描述语言为系统逻辑描述表达方式，以EDA工具作为开发环境，以大规模可编程逻辑器件为设计载体，以专用集成电路ASIC为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。
这样的设计方法，大大的缩短了设计的周期，降低了设计成本。
设计出来的数字钟具有功能多、体积小、功耗低的特点。
在论文中主要涉及的内容有：1、介绍Verilog HDL语言。
2、介绍在QuartusII软件上对数字钟的设计。
3、介绍系统仿真结果和硬件验证与分析。
4、对整个设计系统进行总结。
关键词: 电子设计自动化 Verilog HDL 可编程逻辑器件目录摘要............................................................................. 错误！未定义书签。
第1章绪论 (3)第2章Verilog HDL语言 (5)2．1 Verilog HDL语言简介 (5)2．2 Verilog HDL主要特点 (5)2．3 Verilog HDL语言开发软件---QuartusⅡ (5)第3章数字钟Verilog HDL的设计 (7)3．1设计方案及工作原理 (7)3.1.1数字钟设计原理 (7)3.1.2 数字钟功能 (7)3．2 数字钟钟控定时器的基本组成 (8)3.2.1 D触发器的设计 (8)3.2.2数据选择器的设计 (9)3.2.3 计数器的设计 (9)3.2.4 数据分配器 (12)3.2.5译码器 (13)3.2.6分频器 (13)3.2.7闹时器 (13)3.2.8 报时器 (15)3．3 数字钟原理图 (17)第4章软件调试 (17)结论.......................................................................................................... 错误！未定义书签。
原理图六十进制计数器设计
实验名称：基于FPGA的原理图六十进制计数器设计
1.实验目的：
熟悉使用Quartus II的原理图输入方法设计简单组合电路。
把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
2实验内容：
完成六十进制加法计数器的设计，包括原理图输入，编译，综合，适配，仿真，实验板上的硬件测试。
选择模式5，数码管8和7显示数字进制，指示灯8接进位。
3. 实验方案（程序设计说明）
频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。
在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
为了测试六十进制计数器的功能，可以将counter60设置成工程，工程名和顶层文件名都取为counter60。
4. 实验步骤或程序（经调试后正确的源程序）
见附件A
5．程序运行结果
6．出现的问题及解决方法
无
附件A
实验步骤或程序：
实验原理图:
管脚设置：。
设计60进制计数器数电课程设计
- .电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：电气工程学院电自1418用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL 还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ 时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联： 学号：科 28目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
60进制计数器课程设计
60进制计数器课程设计60进制计数器设计 (1)绪论 (1)1.1设计背景 (1)1.2设计思想 (1)2器件介绍 (2)2.1电阻 (2)2.2电容 (3)2.3 555秒发⽣器 (3)2.4 74ls00 (5)2.574ls90 (6)2.674ls48 (7)3软件仿真 (8)3.1 555仿真图 (8)3.2 60进制仿真图 (9)3.3 仿真图 (9)4焊接⽅法 (11)4.1焊接⽅法 (11)4.2 注意事项 (12)4.3调试 (12)4.4实际图 (13)5总结 (14)6致谢 (16)7 参考⽂件 (17)60进制计数器设计摘要：60进制计数器的设计是以数电和模电为基础，结合模电⾥⾯的置零⽅法，利⽤了555芯⽚、74ls00、74ls48、74ls90以及显⽰管和各种电阻电容组成的。
利⽤74ls90可以实现制数功能，可以单独制成⼗进制。
利⽤74ls00（与⾮门）与74ls90可以制成6进制，再利⽤74ls48和显⽰管就可以在基于EWB的软件平台上完成该设计。
本设计采⽤较为常⽤的74系列芯⽚，及555芯⽚实现了信号灯与信号脉冲同步实现、同步控制，进⽽提⾼了整个系统的稳定性、独⽴性。
在实际⽣活中我们⽤60进制的有钟表的秒分进制。
随着我国科学技术与⾼科技的发展，对于仪器精度的要求更加的⾼，为了满⾜中国⾼科技的发展需求研究⾼精度计数器对于我国的航天、电⼦等业务具有很⼤的作⽤.关键字：60进制555芯⽚74ls00 74ls48 74ls90绪论1.1设计背景计数器是⼀个⽤以实现计数功能的时序部件，它不仅可⽤来及脉冲数，还常⽤作数⼦系统的定时、分频和执⾏数字运算以及其它特定的逻辑功能。
⽬前，⽆论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使⽤者只要借助于器件⼿册提供的功能和⼯作波形图以及引出端的排列，就能正确运⽤这些器件。
计数器在现代社会中⽤途中⼗分⼴泛，在⼯业⽣产、各种和记数有关电⼦产品。
60进制计数器
题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。
图2.1为六十进制计数器的总体电路原理框图。
图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。
其功能表如表2-1所示，连接方式如图2.2所示。
此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。
表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。
选择元件库中的ot hers—maxplus2—74160。
点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。
1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。
60计数器实验报告
60计数器实验报告篇一：60进制计数器VHDL实验报告《可编程器件原理与应用》实训报告书学号XX2305953年级 07专业班级电信（3）班姓名薛晓玲指导教师李致金二〇〇九年十二月目录前言第一章 VHDL语言介绍1.1 VHDL的发展史1.2 VHDL的特点第二章六十进制计数器的设计与仿真2.1 六十进制计数器源程序2.2 运用软件设计过程2.3 时序仿真体会致谢参考文献前言本项实验通过六十进制计数器的设计与仿真，学习VHDL 语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。
写出源程序，并写出设计与仿真过程。
第一章 VHDL语言介绍1.1 VHDL发展史硬件描述语言(hardware description language,HDL)是电子系统硬件行为描述,结构描述,数据流描述的语言.目前,利用硬件描述语言可以进行数字电子系统的设计.随着研究的深入,利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中.国外硬件描述语言种类很多,有的从Pascal发展而来,也有一些从C语言发展而来.有些HDL成为IEEE标准,但大部分是企业标准.VHDL来源于美国军方,其他的硬件描述语言则多来源于民间公司.可谓百家争鸣,百花齐放.这些不同的语言传播到国内,同样也引起了不同的影响.在我国比较有影响的有两种硬件描述语言:VHDL语言和Verilog HDL语言.这两种语言已成为IEEE 标准语言.电子设计自动化(electronic design automation,EDA)技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中.以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是电子产业飞速发展的原动力.本书从应用的角度向国内广大读者介绍VHDL编程技术,让大家掌握HDL编程,了解FPGA结构,学会使用EDA工具,为集成电路前端设计打下基础.VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language,即超高速集成电路硬件描述语言.HDL发展的技术源头是:在HDL形成发展之前,已有了许多程序设计语言,如汇编,C,Pascal,Fortran,Prolog等.这些语言运行在不同硬件平台和不同的操作环境中,它们适合于描述过程和算法,不适合作硬件描述.CAD的出现,使人们可以利用计算机进行建筑,服装等行业的辅助设计,电子辅助设计也同步发展起来.在从CAD工具到EDA工具的进化过程中,电子设计工具的人机界面能力越来越高.在利用EDA工具进行电子设计时,逻辑图,分立电子原件作为整个越来越复杂的电子系统的设计已不适应.任何一种EDA工具,都需要一种硬件描述语言来作为EDA工具的工作语言.这些众多的EDA工具软件开发者,各自推出了自己的HDL语言.HDL发展的社会根源是:美国国防部电子系统项目有众多的承包公司,由于各公司技术路线不一致,许多产品不兼容,他们使用各自的设计语言,使得甲公司的设计不能被乙公司重复利用,造成了信息交换困难和维护困难.美国政府为了降低开发费用,避免重复设计,国防部为他们的超高速集成电路提供了一种硬件描述语言,以期望VHDL功能强大,严格,可读性好.政府要求各公司的合同都用它来描述,以避免产生歧义.由政府牵头,VHDL工作小组于1981年6月成立,提出了一个满足电子设计各种要求的能够作为工业标准的HDL.1983年第3季度,由IBM公司,TI公司,Intermetrics公司签约,组成开发小组,工作任务是提出语言版本和开发软件环境.1986年IEEE标准化组织开始工作,讨论VHDL语言标准,历时一年有余,于1987年12月通过标准审查,并宣布实施,即IEEE STD1076—1987[LRM87].1993年VHDL重新修订,形成了新的标准,即IEEE STD 1076—1993[LRM93].从此以后,美国国防部实施新的技术标准,要求电子系统开发商的合同文件一律采用VHDL文档.即第一个官方VHDL 标准得到推广,实施和普及.1.2 VHDL的特点VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身必然具有很多其他硬件描述语言所不具备的优点。
60进制计数器课程设计
60进制计数器课程设计一、课程目标知识目标：1. 学生能够理解60进制计数器的概念，掌握其与十进制的转换方法。
2. 学生能够运用60进制计数器进行简单的加、减运算。
3. 学生了解60进制在实际生活中的应用，如时间、角度等。
技能目标：1. 学生能够独立完成60进制与十进制的转换。
2. 学生能够运用所学知识解决实际问题，如将时间、角度等转换为60进制表示。
3. 学生通过小组合作，培养团队协作能力和沟通能力。
情感态度价值观目标：1. 学生对60进制计数器产生兴趣，培养对数学的热爱。
2. 学生在探究过程中，养成独立思考、勇于尝试的良好习惯。
3. 学生通过学习，认识到数学与生活的紧密联系，增强学以致用的意识。
课程性质：本课程为数学学科的一节实践探究课，旨在帮助学生掌握60进制计数器的相关知识，提高学生的实际操作能力和解决问题的能力。
学生特点：四年级学生具有一定的数学基础，对新鲜事物充满好奇，喜欢动手操作，但注意力容易分散。
教学要求：教师需结合学生的特点，设计生动有趣的教学活动，引导学生积极参与，鼓励学生自主探究和合作交流，确保每位学生都能在课堂上有所收获。
同时，注重培养学生的情感态度价值观，使学生在学习过程中形成正确的价值观和积极的学习态度。
通过分解课程目标为具体的学习成果，为后续的教学设计和评估提供依据。
二、教学内容本节课依据课程目标，结合教材第四章《有趣的计数器》相关内容，组织以下教学大纲：1. 引言：介绍60进制计数器的基本概念，引导学生思考其在生活中的应用，如时间、角度等。
2. 知识讲解：a. 讲解60进制计数器与十进制的区别与联系。
b. 详细介绍60进制与十进制的转换方法。
c. 通过实例，展示60进制在时间、角度等方面的应用。
3. 实践操作：a. 学生独立完成60进制与十进制的转换练习。
b. 学生分组讨论，解决实际问题，如将时间、角度等转换为60进制表示。
4. 拓展延伸：a. 探讨60进制在生活中的其他应用，激发学生思考。
60进制计数器设计20284【范本模板】
由200HZ,5V电源供给。
作高位芯片与作低芯片位之间级联。
4)两个芯片间的级联.2。
六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0 时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5—4 74LS192的引脚排列及逻辑符号（a）引脚排列(b）逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器,另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2。
2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
六十进制计数器
单击Next单击Next单击Next单击Next单击Next单击Finish建好工程后，新建“Verilog HDL Files”，步骤如下图：单击此按钮选中Verilog HDL Files,单击OK 再出现的text编辑窗口中输入六进制的代码如下：注意所保存的文件名要和模块的名字一致然后就是编译：1.首先将文件置为顶层文件，两种方式：①快捷键“ctrl+shift+J”②菜单栏选中project——>Set as Top_level entity2.进行仿真：①快捷键“ctrl+L”②单击按钮③Processing——>Start Compilation编译成功后就是进行仿真了：新建仿真文件：选择Vector Waveform File，单击OK在左边空白处，右击后选择Insert，再选择Insert Node and Bus单击Node Finder…Filter：选择Pin:all，单击list，左边框中出现顶层文件中的端口，选中需要的端口，单击中间’>’按钮，即可导入，单击按快捷键“ctrl+S”，保存仿真文件，命名为“cnt6”，之后，菜单栏——>Processing——>simulator Tool: 先进行时序仿真，选中mode为Timing，选则input文件为cnt6.vwf，点击start：单击“Generate Functional Simulation Netlist”，单击start，进行功能仿真：2.VerilogHDL编写十进制计数器：具体步骤同上1，只把代码截图和仿真波形截图附上：时序仿真波形图如下：功能仿真波形如下图：3.VerilogHDL编写译码器：具体步骤同上1，只把代码截图和仿真波形截图附上：时序仿真波形图如下：功能仿真波形如下图：4.将以上三个模块级联获得60进制计数器，显示在数码管上：（1）先将三个模块生成符号文件，将模块文件置为顶层文件后，File——>Creat/update ——>Creat Symbol Files for Current file（2）新建Block diagram/Schematic Files.保存后，将此文件置为顶层文件，进行编译。
数电课程设计(60进制计数器设计)
目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。
当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。
我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。
1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。
（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。
1.2设计任务（1）完成一个60进制的计数器。
（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。
59显示后，又从00重新开始计数。
2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。
CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。
七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。
不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。
信号源 计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。
60进制计数器设计
级联。
4)两个芯片间的级联。
2.六十进制计数器设计描述2.1设计的思路1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU端是加计数器时钟信号，CPD是减计数时钟信号RD=1时无论时钟脉冲状态如何，直接完成清零功能。
RD=0，LD=0 时，无论时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，完成预置数功能。
2)十进制可逆计数器74LS192引脚图管脚及功能表3)74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：图5-4 74LS192的引脚排列及逻辑符号（a）引脚排列(b) 逻辑符号图中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。
输入输出MR P3 P2 P1 P0 Q3 Q2 Q1 Q01 ×××××××0 0 0 00 0××d c b a d c b a0 11××××加计数1 1 ××××减计数4)利用两片74ls192分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个芯片连接构成十进制计数器，另一个通过一个与门器件构成一个六进制计数器。
5)如下图：2.2设计的实现1)两芯片之间级联；把作高位芯片的进位端与下一级up端连接这是由两片74LS192连接而成的60进制计数器，低位是连接成为一个十进制计数器，它的clk端接的是低位的进位脉冲。
高位接成了六进制计数器。
当输出端为0101 的时候在下个时钟的上升沿把数据置数成0000 这样就形成了进制计数器，连个级联就成为了60进制计数器，分别可以作为秒和分记时。
2)方案的实现：使用200HZ时钟信号作为计数器的时钟脉冲。
60进制计数器实验报告
60进制计数器实验报告60进制计数器实验报告引言：计数器是一种常见的电子设备，用于记录和显示数字。
在日常生活中，我们常见的计数器是十进制计数器，即由0到9的数字循环计数。
然而，在某些特殊的应用场景中，十进制计数器可能不够灵活。
本实验旨在设计和实现一种60进制计数器，以满足特定需求。
实验目的：1. 设计并实现60进制计数器电路；2. 验证60进制计数器的功能和准确性；3. 探讨60进制计数器的应用价值。
实验原理：十进制计数器是通过使用4位二进制计数器和逻辑门电路来实现的。
同样地，60进制计数器可以通过使用更多位的二进制计数器和逻辑门电路来实现。
在本实验中，我们使用6位二进制计数器和逻辑门电路来构建60进制计数器。
实验材料：1. 74LS74型D触发器芯片 x 62. 74LS00型与非门芯片 x 23. 74LS08型与门芯片 x 14. 连线材料5. 示波器6. 电源实验步骤：1. 根据电路原理图，连接各个芯片和逻辑门，确保连接正确无误。
2. 将电源接入电路，注意电压和接线的正确性。
3. 使用示波器观察计数器输出的波形，并检查是否按照预期进行计数。
实验结果：经过实验，我们成功地设计并实现了60进制计数器。
计数器在每个时钟脉冲的作用下，能够准确地按照60进制进行计数，并输出相应的波形。
通过示波器观察，我们可以清晰地看到计数器的计数过程，以及在达到最大计数值后的溢出现象。
实验讨论：60进制计数器的设计和实现为特定领域的计数需求提供了解决方案。
例如，在时间测量中，60进制更符合人们对时间的感知和使用习惯。
此外，60进制计数器还可以应用于音乐节拍器、航天导航等领域，提供更灵活和精确的计数方式。
然而，60进制计数器也存在一些限制和挑战。
首先，由于60不是2的幂次，所以构建60进制计数器的硬件复杂度较高。
其次，60进制计数器在数字显示和数据传输方面需要进行转换，增加了额外的工作量和成本。
结论：通过本实验，我们成功地设计并实现了60进制计数器。
60进制计数器
题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。
图2.1为六十进制计数器的总体电路原理框图。
图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。
其功能表如表2-1所示，连接方式如图2.2所示。
此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。
表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。
选择元件库中的ot hers—maxplus2—74160。
点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。
1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。
verilog模六十计数器设计
endmodule
子模块 1：
module frequency1000( input cp, output reg cp1
); reg [15:0]cnt=0; always@(posedge cp) begin cnt<=cnt+1'b1; if(cnt>=16'b1100001101001111)//50000-1,把 50MHz 分频为 1000Hz begin cp1<=~cp1;
性能测试： 用电子表测量系统从 00 显示到 59，再到 00 的时间，确实为 30 秒（计数信号为 2Hz）， 性能上达到要求。
七、 系统设计开发步骤与过程
1、 明确设计要求与拥有的资源； 2、 设计原理图； 3、 编写代码； 4、 仿真； 5、 修改代码后，重复步骤 4、5，直到仿真结果无误为止； 6、 将代码写入开发板，进行性能与功能测试； 7、 修改代码后，重复步骤 4、5、6、7，直到性能与功能都达到要求为止； 8、 撰写系统说明书与报告。
); reg [24:0]cnt=0; always@(posedge cp) begin cnt<=cnt+1'b1; if(cnt>=25'b1011111010111100000111111)//25000000-1,把 50MHz 分
频为 2Hz begin cp0<=~cp0; cnt<={25{1'b0}}; end
endmodule
子模块 3：
module cnt6( input tc, input cr, output reg [3:0]q6=0 ); always@(posedge tc or negedge cr) begin if(~cr) q6<=4'b0000; else if(q6>=4'b0101) q6<=4'b0000;