2012数字逻辑复习题..
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A.主从R-S触发器B.基本R-S触发器
C.主从J-K触发器D.以上均有约束条件
36.实现两个四位二进制数相乘的组合电路，应有（B）个输出函数。
A. 4B. 8
C. 10D. 12
37.组合逻辑电路中的险象是由于（C）引起的。
A.电路未达到最简B.电路有多个输出
C.电路中的时延D.逻辑门类型不同
38.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的( D )。
A．nB．2nC．2n-1D．2n-2n
11．GAL器件的与阵列，或阵列D。
A．固定，可编程B．可编程，可编程
C．固定，固定D．可编程，固定
12．下列器件中是C现场片。
A．触发器B．计数器C．EPROMD．加法器
13．IspLSI器件中，缩写字母GLB是指B。
A．全局布线区B．通用逻辑块C．输出布线区D．I/O单元
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
39.用0011表示十进制数2，则此码为(D)。
A.余3码B.2421码
C.余3循环码D.格雷码
40.标准与或式是由（B）构成的逻辑表达式。
A.与项相或B.最小项相或
C.最大项相与D.或项相与
41.J-K触发器在CP时钟脉冲作用下，要使得Q(n+1)=Qn，则输入信号必定不会为（A）。
A．
B．
C．
D．
32.组合电路是指( B )组合而成的电路。
A．触发器B．门电路
C．计数器D．寄存器
33.八路数据分配器，其地址输入（选择控制）端有( C )个。
A．1B．2
C．3D．8
34.555定时器构成的单稳态触发器输出脉宽tw为。
A.1.3RCB.1.1RC
C.0.7RCD.RC
35.下列触发器中，没有约束条件的是（C）。
2012数字逻辑复习提要
一、选择题
1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为( A )
A. 8 B. 82C. 28D. 16
2.如果编码0100表示十进制数4，则此码不可能是(B )
A. 84பைடு நூலகம்1BCD码 B. 5211BCD码 C. 2421BCD码 D. 余3循环码
3.构成移位寄存器不能采用的触发器为( D )
A. J = K = 0B. J = Q, K =
C. J =0, K = D. J = Q, K = 0
42.A⊕1⊕0⊕1⊕1⊕0⊕1 =（A）。
A. AB.
C. 0D. 1
44.表示任意两位无符号十进制数需要（B）二进制数。
A．6 B．7 C．8 D．9
46．补码1.1000的真值是（ ）。
A． +1.0111 B． -1.0111 C．-0.1001 D．-0. 1000
A．触发器B．门电路C．计数器D．寄存器
8．电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为AB。
A．A=0，B=0B．A=1，B=1
C．A=0，B=1D．A=1，B=0
9．一位十进制计数器至少需要4个触发器。
A．3B．4C．5D．10
10．n个触发器构成的扭环计数器中，无效状态有D个。
25.n个变量可以构成（C）个最大项或最小项。
A. nB. 2n
C. 2nD. 2n-1
26.下列触发器中，没有约束条件的是（C）。
A.主从R-S触发器B.基本R-S触发器
C.主从J-K触发器D.以上均有约束条件
27.组合逻辑电路中的险象是由于（C）引起的。
A.电路未达到最简B.电路有多个输出
C.电路中的时延D.逻辑门类型不同
50．实现两个四位二进制数相乘的组合电路，应有（A）个输出函数。
A． 8 B. 9 C. 10 D. 11
51．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（D）。
A．JK=00 B．JK=01 C．JK=10 D．JK=11
52．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（B）个异或门。
28.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（D）。
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
29.用0011表示十进制数2，则此码为(D)。
A.余3码B. 5421码
C.余3循环码D.格雷码
31.函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=( A )。
22．比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（C）。
(A) (B)
(C) (D)
23.下列电路中属于数字电路的是（D）。
A.差动放大电路B.集成运放电路
C. RC振荡电路D.逻辑运算电路
24.表示任意两位十进制数，需要（B）位二进制数。
A. 6B. 7
C. 8D. 9
A. R-S型 B. J-K型 C. 主从型 D. 同步型
5.以下PLD中，与、或阵列均可编程的是(C )器件。
A. PROM B. PAL C. PLA D. GAL
6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=A。
A．
B．
C．
D．
7．组合电路是指B组合而成的电路。
14． 在下列逻辑部件中，不属于组合逻辑部件的是D。
A．译码器 B．编码器 C．全加器 D．寄存器
15．八路数据选择器，其地址输入端(选择控制段)有C个。
A．8B．2C．3D．4
16． 为将D触发器转换为T触发器，下图所示电路虚线框内应是。
A．或非门
B．与非门
C．异或门
D．同或门
17．用n个触发器构成计数器，可得到最大计数摸是B。
A．nB．2nC．2nD．2n-1
18． C
(A)ABC (B)A+B+C (C) (D)
19．或非门构成的基本RS触发器，输入端SR的约束条件是（A）
(A)SR=0 (B)SR=1 (C) (D)
21．在CP作用下，欲使D触发器具有Qn+1= 的功能，其D端应接（D）
(A)1 (B) 0 (C) (D)
47．标准或-与式是由（C）构成的逻辑表达式。
A．与项相或 B．最小项相或 C．最大项相与 D．或项相与
48．下列四种类型的逻辑门中，可以用（D）实现三种基本运算。
A．与门B．或门
C．非门 D． 与非门
49．将D触发器改造成T触发器，下图所示电路中的虚线框内应是（ ）。
A．或非门 B．与非门 C．异或门 D．同或门
C.主从J-K触发器D.以上均有约束条件
36.实现两个四位二进制数相乘的组合电路，应有（B）个输出函数。
A. 4B. 8
C. 10D. 12
37.组合逻辑电路中的险象是由于（C）引起的。
A.电路未达到最简B.电路有多个输出
C.电路中的时延D.逻辑门类型不同
38.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的( D )。
A．nB．2nC．2n-1D．2n-2n
11．GAL器件的与阵列，或阵列D。
A．固定，可编程B．可编程，可编程
C．固定，固定D．可编程，固定
12．下列器件中是C现场片。
A．触发器B．计数器C．EPROMD．加法器
13．IspLSI器件中，缩写字母GLB是指B。
A．全局布线区B．通用逻辑块C．输出布线区D．I/O单元
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
39.用0011表示十进制数2，则此码为(D)。
A.余3码B.2421码
C.余3循环码D.格雷码
40.标准与或式是由（B）构成的逻辑表达式。
A.与项相或B.最小项相或
C.最大项相与D.或项相与
41.J-K触发器在CP时钟脉冲作用下，要使得Q(n+1)=Qn，则输入信号必定不会为（A）。
A．
B．
C．
D．
32.组合电路是指( B )组合而成的电路。
A．触发器B．门电路
C．计数器D．寄存器
33.八路数据分配器，其地址输入（选择控制）端有( C )个。
A．1B．2
C．3D．8
34.555定时器构成的单稳态触发器输出脉宽tw为。
A.1.3RCB.1.1RC
C.0.7RCD.RC
35.下列触发器中，没有约束条件的是（C）。
2012数字逻辑复习提要
一、选择题
1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为( A )
A. 8 B. 82C. 28D. 16
2.如果编码0100表示十进制数4，则此码不可能是(B )
A. 84பைடு நூலகம்1BCD码 B. 5211BCD码 C. 2421BCD码 D. 余3循环码
3.构成移位寄存器不能采用的触发器为( D )
A. J = K = 0B. J = Q, K =
C. J =0, K = D. J = Q, K = 0
42.A⊕1⊕0⊕1⊕1⊕0⊕1 =（A）。
A. AB.
C. 0D. 1
44.表示任意两位无符号十进制数需要（B）二进制数。
A．6 B．7 C．8 D．9
46．补码1.1000的真值是（ ）。
A． +1.0111 B． -1.0111 C．-0.1001 D．-0. 1000
A．触发器B．门电路C．计数器D．寄存器
8．电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为AB。
A．A=0，B=0B．A=1，B=1
C．A=0，B=1D．A=1，B=0
9．一位十进制计数器至少需要4个触发器。
A．3B．4C．5D．10
10．n个触发器构成的扭环计数器中，无效状态有D个。
25.n个变量可以构成（C）个最大项或最小项。
A. nB. 2n
C. 2nD. 2n-1
26.下列触发器中，没有约束条件的是（C）。
A.主从R-S触发器B.基本R-S触发器
C.主从J-K触发器D.以上均有约束条件
27.组合逻辑电路中的险象是由于（C）引起的。
A.电路未达到最简B.电路有多个输出
C.电路中的时延D.逻辑门类型不同
50．实现两个四位二进制数相乘的组合电路，应有（A）个输出函数。
A． 8 B. 9 C. 10 D. 11
51．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（D）。
A．JK=00 B．JK=01 C．JK=10 D．JK=11
52．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（B）个异或门。
28.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（D）。
A.状态数目更多B.状态数目更少
C.触发器更多D.触发器一定更少
29.用0011表示十进制数2，则此码为(D)。
A.余3码B. 5421码
C.余3循环码D.格雷码
31.函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=( A )。
22．比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（C）。
(A) (B)
(C) (D)
23.下列电路中属于数字电路的是（D）。
A.差动放大电路B.集成运放电路
C. RC振荡电路D.逻辑运算电路
24.表示任意两位十进制数，需要（B）位二进制数。
A. 6B. 7
C. 8D. 9
A. R-S型 B. J-K型 C. 主从型 D. 同步型
5.以下PLD中，与、或阵列均可编程的是(C )器件。
A. PROM B. PAL C. PLA D. GAL
6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F=A。
A．
B．
C．
D．
7．组合电路是指B组合而成的电路。
14． 在下列逻辑部件中，不属于组合逻辑部件的是D。
A．译码器 B．编码器 C．全加器 D．寄存器
15．八路数据选择器，其地址输入端(选择控制段)有C个。
A．8B．2C．3D．4
16． 为将D触发器转换为T触发器，下图所示电路虚线框内应是。
A．或非门
B．与非门
C．异或门
D．同或门
17．用n个触发器构成计数器，可得到最大计数摸是B。
A．nB．2nC．2nD．2n-1
18． C
(A)ABC (B)A+B+C (C) (D)
19．或非门构成的基本RS触发器，输入端SR的约束条件是（A）
(A)SR=0 (B)SR=1 (C) (D)
21．在CP作用下，欲使D触发器具有Qn+1= 的功能，其D端应接（D）
(A)1 (B) 0 (C) (D)
47．标准或-与式是由（C）构成的逻辑表达式。
A．与项相或 B．最小项相或 C．最大项相与 D．或项相与
48．下列四种类型的逻辑门中，可以用（D）实现三种基本运算。
A．与门B．或门
C．非门 D． 与非门
49．将D触发器改造成T触发器，下图所示电路中的虚线框内应是（ ）。
A．或非门 B．与非门 C．异或门 D．同或门