微机原理与接口技术课件PPT

3．存储芯片的选用和地址分配
存储芯片类型和芯片型号的选择因素 存放对象 存储容量 存取速度 结构 价格
6.4.2 存储器与地址总线的连接
存储器与地址总线的连接，本质上就是在地址分配的 基础上实现地址译码，保证 CPU 能对存储器中所有单 元正确寻址。 它包括两方面内容：一是高位地址线译码，用以选择 存储芯片；二是低位地址线连接，用以通过片内地址 译码器选择存储单元。
存取速度 从CPU给出有效的存储地址到存储器给出有效数 据所需的时间
功耗 功耗反映了存储器耗电的多少，同时也相应地反 映了发热程度（温度会限制集成度的提高）。
主要性能指标
可靠性 以平均无故障时间（MTBF）来衡量。平均无故障 时间可以理解为两次故障之间的平均时间间隔 。 性能/价格比 衡量存储器的经济性能，它是存储容量、存取速 度、可靠性、价格等的一个综合指标
9
CPU
A0~~A9 CS A0~~A9 CS A0~~A9 CS A0~~A9 CS
1KX4
WR D0~~D3 D4~~D7 D0~~D3 WE
1KX4
WE D4~~D7
1KX4
WE D0~~D3
1KX4
WE D4~~D7
例6-1
设CPU寻址空间为64KB（地址总线为16位），存储 器由8片容量为8KB的芯片构成。
A0～A12 8KB （1） CS 8KB （2） CS 8KB （8） CS
Y0
A13～A15 3-8 译码器 Y1
Y7
图6-10 全译码法结构图
2．部分译码法
部分译码法是将高位地址线中的一部分（而不是全部） 进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用 线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储 器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应 的地址空间不同。
–全译码法 –部分译码法 –线选法
1．全译码法
全译码法是指将地址总线中除片内地址以外的全 部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的， 不存在地址重叠，但译码电路较复杂，连线也较 多。 全译码法可以提供对全部存储空间的寻址能力。 当存储器容量小于可寻址的存储空间时，可从译 码器输出线中选出连续的几根作为片选控制，多 余的令其空闲，以便需要时扩充。
3．线选法
线选法是指高位地址线不经过译码，直接 作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址 线实现片内寻址。 线选法的优点是结构简单，缺点是地址空 间浪费大，整个存储器地址空间不连续， 而且由于部分地址线未参加译码，还会出 现地址重叠。
例6-3
假定某微机系统的存储容量为8KB，CPU寻址空间 为64KB（即地址总线为16位），所用芯片容量为 2KB（即片内地址为11位）。
Y1 Y0 Vcc CS 2114 (1)
CS 2114 (2)
A0 R/W D0~7
CS 211来自百度文库 (3)
CS 2114 (4)
CS 2114 (15)
CS 2114 (16)
图6-14 存储器与CPU连接框图
例6-6
采用全译码方式，利用1K*8BIT的存储芯片组成 2KRAM的连续存储区，1K存储区首地址设为 4000H， 1K存储区首地址设为9000H，试绘制存储 器与CPU连接框图 4000H 0100 0000 0000 0000B 16 9000H 1001 0000 0000 0000B 36
2．存储器与CPU之间的时序配合
选用存储芯片时，必须考虑它的存取速度和CPU速 度的匹配问题，即时序配合。 为了使CPU能与不同速度的存储器相连接，一种常 用的方法是使用“等待申请”信号。该方法是在 CPU设计时设置一条“等待申请”输入线。 若与CPU连接的存储器速度较慢，使CPU在规定的 的读/写周期内不能完成读/写操作，则在CPU执行 访问存储器指令时，由等待信号发生器向CPU发出 “等待申请”信号，使CPU在正常的读/写周期之 外再插入一个或几个等待周期Tw，以便通过改变 指令的时钟周期数使系统速度变慢，从而达到与 慢速存储器匹配的目的。
例6-2
CPU地址总线为16位，存储器由4片容量为8KB的芯 片构成时，采用部分译码法寻址32KB。
A0～A12
8KB （ 1） A15
（不参加译码） A14 A13 Y0 Y1 Y2 Y3 CS
8KB （ 2） CS
8KB （ 3） CS
8KB （ 4） CS
2-4 译码器
图6-11 部分译码法结构
VPP O0～O7 2716 （2） OECE +5V +25V D0 ～D7 O0～O7 2716 （1） A0～A10 OECE O0～O7 2716 （3） OECE
RD
Vcc Y0 74LS138 Y1
+5V
CPU
A11～A13
GND
G2AG2BG1
Y7
M
+5V
图6-13 EPROM 与CPU连接框图
当内存系统的存储器芯片数较多时，基于对总线负载能力 的考虑，在数据总线与存储器数据线之间应采用双向驱动 器。
6.4.4 存储器接口举例
例6-4
例6-5
例6-4
用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM 存储器。已知该微处理器地址线为 A0～ A15 ，数据线为 D0 ～ D7 ，“允许访存”控制信号为 M，读出控制信号为 RD。画出EPROM与CPU的连接框图。
第6章 存储器
按存取方式分类
随机存取存储器 （RAM） 半导体存储器 静态RAM（SRAM）
动态RAM（DRAM）
掩膜式ROM
可编程ROM（PROM）
只读存储器 （ROM）
可擦除PROM（EPROM） 电可擦除PROM（E2PROM）
说明
（1）随机存取存储器RAM 信息可以随时写入或读出 关闭电源后所存信息将全部丢失 静态RAM采用双稳电路存储信息，而动态RAM是以 电容上的电荷存储信息。 静态RAM速度更快，而动态RAM的集成度更高、功 耗和价格更低，动态RAM必须定时刷新。
至于DRAM芯片（IRAM除外）的读写控制线和行、列选通信 号线，它们和地址线一起，均需由 CPU 总线或系统总线通 过一个接口逻辑来提供。
2．存储器与数据总线的连接
在微机中，无论字长是多少，一般每个存储模块（8位机 为单存储模块，16位机为双模块，32位机为4模块）都是 以一个字节为基本单位来划分存储单元的，即每8位为一 个存储单元，对应一个存储地址。 当用这些存储字长不是8位的芯片构成内存时，必须用多 片合在一起并行构成具有8位字长的存储单元。 而在用多片构成存储单元时，它们的地址线、控制线完全 是并联在一起的，数据线则分别接在数据总线的不同位线 上。
A0～A10 （ 1） 2KB （ 2） 2KB CS （ 3） 2KB CS 1 （ 4） 2KB CS 1
CS
A11 A12 A13 A14
1
1
图6-12 线选法结构图
6.4.3 存储器与控制总线、数据总线的连接
•存储器与控制总线的连接
•存储器与数据总线的连接
1．存储器与控制总线的连接
与控制总线有关的外部接口信号线有：读写控制线，用于 决定操作类型；行选通、列选通信号线（仅对DRAM芯片）， 用于控制DRAM的行、列地址线输入和动态刷新。
例6-6
例6-7
采用全译码方式，利用1K*4BIT的存储芯片组成 2KRAM的连续存储区，存储区首地址设为2000H， 试绘制存储器与CPU连接框图 2000H 0010 0000 0000 0000B 8,9
例6-7
CS
6:64 译码器
A10~~A15 M/IO A0~~A9 8
例6-5
某8位微机有地址总线16根，双向数据总线8根，控制总线 中与主存相关的有“允许访存”信号MREQ（低电平有效） 和读/写控制信号R/W（高电平读、低电平写）。试用SRAM 芯片2114为该机设计一个8KB的存储器并画出连接框图。
74LS138 A12 A11 A10 CPU MREQ A9 C B A G2A G2B G1 Y7
对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片， 只需将存储芯片的读/写控制端直接连到CPU总线或系统总 线的相应功能端即可。 如果存储芯片的工作速度比较慢，以至于不能在CPU的读 写周期内完成读数、写数操作，那么 CPU 就需要在正常的 读写周期之外再插入一个或几个等待周期，以实现读写时 序的匹配与操作的同步。
（2）只读存储器ROM ROM是一种在工作过程中只能读不能写的非易失性 存储器 掉电后所存信息不会丢失
半导体存储器的主要性能指标
–存储容量 –存取速度
–功耗
–可靠性(平均故障时间MTBF） –性能/价格比
主要性能指标
存储容量： 存储器所能记忆信息的多少即存储器所包含记忆 单元的总位数称为存储容量。
存储器与CPU接口的一般问题
–CPU总线的负载能力 –存储器与CPU之间的时序配合
–存储芯片的选用和地址分配
1．CPU总线的负载能力
通常 CPU 总线的负载能力是一个 TTL 器件或 20 个 MOS器件。 一般小型系统中， CPU 可直接与存储器芯片相连。 而在较大系统中，当总线负载数超过限定时应当 加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器， 如74LS244，Intel8282等，而数据线是双向传动 的 ， 故 采 用 双 向 驱 动 器 ， 如 7 4 LS245、 Intel8286/8287等。