微机原理与接口技术课件PPT
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汇编语言的优点
汇编语言具有高效、可移植性、 可维护性等优点，适用于编写操 作系统、编译器等关键软件。
汇编语言的缺点
汇编语言编写复杂，容易出错， 且可移植性较差，需要针对不同 的计算机体系结构进行修改。
高级语言
01
高级语言的定义
高级语言是一种抽象程度更高的 编程语言，它使用更接近自然语 言的语法和语义。
实验提供参考。
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感谢您的观看
串行接口的数据传输速率比并行 接口慢，但只需要一根数据线， 因此成本较低。
03
串行接口的常见标准包括RS-232 、RS-422和USB。
04
中断控制器
中断控制器是微机中的一 种重要组件，它负责管理 计算机系统中断的处理。
中断控制器可以管理硬件 设备的中断请求，例如键 盘、鼠标和计时器等。
ABCD
并行接口通常用于连接打印机、磁盘驱动器等高速设备， 因为这些设备需要快速传输大量数据。
并行接口的常见标准包括ECP、EPP和USB。
串行接口
01
串行接口是一种数据传输方式， 它通过单个数据线逐位传输数据 。
02
串行接口通常用于连接鼠标、调 制解调器等低速设备，因为这些 设备不需要快速传输大量数据。
语音识别和图像处理
利用微机原理与接口技术，可以实现语音识 别和图像处理等功能，提高办公自动化水平 。
在家用电器中的应用
1 2 3
智能家居控制
微机原理与接口技术可以用于智能家居控制，实 现家用电器的远程控制和自动化控制。
电视和音响设备控制
通过微机原理与接口技术，可以实现电视和音响 设备的智能控制，提供更加便捷和智能的娱乐体 验。
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（1）调用指令
格式：CALL 过程名 功能：调用已定义的过程，并将断点地址压入堆栈保存。 ① 段内直接调用
CALL ；SP←(SP)-2，SS：[SP] ←IP；IP←(IP)+16位偏移量
② 段内间接调用
CALL BX ；SP←(SP)-2，SS：[SP] ←IP；IP←BX偏移量
4．循环控制指令
格式：LOOP DEST ；(CX)≠0，则循环 LOOPE/LOOPZ DEST ； ZF=1且（CX≠0），则循环 LOOPNE/LOOPNZ DEST ； ZF=0且（CX）≠0，则循环 JCXZ DEST ； (CX)=0，则转移
例3-54在以DATA为首地址的内存数据段中， 存放有200个16位有符号数，试找出其中最 大和最小的有符号数，并分别放在MAX和 MIN为首的内存单元中
（4）段间间接转移
程序转移的段基址和偏移地址在存储单元之中 如： J) ←(DS：DI+2)
2．过程调用及返回指令
程序设计中，将具有独立功能的程序模块称为子 程序，8086汇编中称为过程。 程序执行过程中，由调用程序使用调用指令调用 这些子程序；当子程序执行后，通过返回指令返 回主程序。
复习
逻辑运算 AND OR NOT XOR TEST 移位运算指令 SAL SAR SHL SHR ROL ROR RCL RCR 串操作指令 MOVSB/W LODSB/W STOSB/W CMPSB/W SCASB/W REP REPE/Z REPNZ/NE
3.2.5 控制转移指令
控制转移指令通过改变段寄存器CS和指令指针IP可以 改变指令执行的顺序。 控制转移指令根据程序转移地址的不同：
NEXT：
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（2）如果要对其他段寄存器所指出的存储区 进行直接寻址，则本条指令前必须用前缀指出 段寄存器名。
21018H 21019H
AA 数 BB 据
段
8
三、直接寻址
• 操作数的存储区是在DS段以外的段中，则应 在指令中指定段跨越前缀：
• MOV BX, ES:[2000H] 设ES＝3000H，则指令执行后是将32000H
• 操作数的寻址方式有以下几种：
•
立即数寻址
寄存器寻址
直接寻址
寄存器间接寻址
寄存器相对寻址
基址加变址寻址
相对的基址加变址寻址
• 例：指令形式：
MOV AX， 0000H； AX← 0000H
助记符 目的操作数 源操作数
4
一、立即数寻址
• 操作数紧跟在操作码的后面，与操作码一起放在码段
区域，立即数可以为8位，也可以为16位。
设SS＝3000H，BP＝2000H， COUNT＝1050H
有效地址为： EA＝2000H＋1050H＝3050H
物理地址： 堆栈段＝30000H＋3050H＝33050H
存储器
M
10000H 8B 代
10001H 86 码
10002H
段
AH AL BB AA
33050H 33051H
AA 堆 BB 栈
代码：8B 07
设 DS＝2000H，BX＝5000H CS＝1000H，IP＝0000H
物理地址： 代码段：CS000H 8B 代
10001H 07 码
10002H
段
数据段：DS ×16＋BX＝25000H
AH AL
BB AA
25000H 25001H
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例3-43 将AX的最高位移入DX的最低位 RCL AX，1 ；将AX的最高位移位CF RCL DX，1 ；将CF移入DX的最低位 例3-44 将AX＝00A2H，BX=00B4H，装配在一起形成 AX＝A2B4H MOV CL，8 ；(CL)←移位数8 ROL AX，CL ；AX循环左移8位（AX）=A200H ADD AX，BX
例3-40 NOT AL ；AL中内容求反码，结果在AL中 NOT BX ；BX中内容求反码，结果在BX中 NOT WORD PTR [1000H] ； 1000H和1001H 2个单元中 的内容求反码，再送回这 FH OR AL，0FH XOR AL，0FH TEST AL，0FH
；AL中的高4位请零 ；AL中的低4位置1 ；AL中的低4位求反 ；检查AL中的低4位是否全为零
练习1：对AL寄存器的D7D6清零，D5D4置 “1”， D3D2取反，D1D0不变 AND AL,3FH OR AL,30H XOR AL,0CH 练习2：将AH的D7D5D3D1置1，其他位保持不变； 将AL的D7D5D3D1取反 OR AH,0AAH XOR AL, 0AAH
作用：通常对某些位置1。 除了AF 影响其他五位且 OF=CF=0
1．逻辑运算指令
5）．异或（按位加）指令XOR 语句格式： XOR OPD，OPS 功能：目的操作数与源操作数做按位加运算，结 果送入目的地址。 即（OPD）⊕(OPS) →OPD。 说明：按位加的运算法则为；1⊕1=0，1⊕0=1， 0⊕1=1，0⊕0=0。 作用：用1与某位异或就是取反。 除了AF 影响其他五位且 OF=CF=0
最高位
CF
最低位
d）带CF的循环右移指令RCR
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查询传送方式输入接口电路
& RD
输 入 设 备
锁 存 器
三态 缓冲 器 (8)
DB
D7
STB
R Q
端口 地址 译码 器
数据端口译码输出
AB
M/IO
+5V
D
三态 缓冲 器 (1)
&
状态端口 译码输出
RD
例题
设接口电路中状态端口的地址为STATUS，数据 端口的地址为DATA，则CPU读取输入设备的数 据应执行下列程序段：
5.4
CPU与外设之间的数据传送方式
• 5.4.1 程序控制方式
• 5.4.2 中断传送方式
• 5.4.3 直接存储器存取方式
返 回
5.4.1 程序控制方式
程序控制方式是指CPU与外设间的数据传 送是在程序的控制下完成的一种数据传送 方式。 分为两种 1. 无条件传送方式 2. 查询传送方式
中断方式输入的接口电路
输 入 设 备 数据 选通 输 入 锁 存 器 三 态 缓 冲 器 D7～D0 地址总线 端口 译码
+5V
中断 请求 D Q
RD
INTA
中断 屏蔽Q 触发器
INT
返 回
5.4.3 直接存储器存取方式
DMA控制器从CPU完全接管对总线的控制，数据 交换不经过CPU，而直接在内存和I/O设备之间 进行。 优点:传送速率很高，这对高速度大批量数据传 送特别有用。 缺点:要求设置DMA控制器，电路结构复杂，硬 返 回 件开销大
返 回
例题
例 当I/O状态端口0378H的Bit1（D1位）为0时，表 示外设忙；为1则表示外设可以接收数据。试编程 根据外设的状态将当前数据段中从BUFFER开始的 连续100个字节的内容从I/O数据端口03F8输出到外 设 LEA SI，BUFFER MOV AL，[SI] MOV CL，100 MOV DX，3F8H AGAIN： MOV DX，378H OUT DX，AL WAIT： IN AL，DX INC SI DEC CL TEST AL，02H JNZ AGAIN JZ WAIT
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返 回
7.1.1 中断、中断源及中断系统
1.中断 在CPU正常运行程序时，由于内部事件、外 部事件或由程序预先安排的事件所引起的 CPU暂时停止正在运行的程序，而转去执行 请求CPU服务的内部/外部事件或预先安排事 件的服务程序，待服务程序处理完毕后又返回 去继续执行被暂停的程序 2.中断源 发出中断请求的外部设备或引起中断的内部原 因称为中断源
返 回
7.2.4 8086的中断响应过程
1．内部中断响应过程 2．外部中断响应过程
1．内部中断响应过程
过程： （1）将类型号乘4，计算出中断向量的地址； （2）CPU的标志寄存器入栈，以保护各个标志位， 此操作类似于PUSHF指令。 （3）清除IF和TF标志，屏蔽新的INTR中断和单 步中断。 （4）保存断点，即把断点处的IP和CS值压入堆 栈，先压入CS值，再压入IP值。 （5）根据第一步计算出来的地址从中断向量表 中取出中断服务程序的入口地址（段和偏移）， 分别送至CS和IP中。 （6）转入中断服务程序执行。
例7-2
将中断服务程序的入口地址直接写入中断向量表。
┇ MOV MOV MOV MOV MOV MOV MOV ┇ AX，00H ES，AX BX，60H*4 ；中断号×4→BX AX，OFFSET_INTR ；中断服务程序偏移值→AX ES：[BX]，AX ；装入偏移地址 AX，SEG_INTR ；中断服务程序的段基址→AX ES：[BX+2]，AX ；装入段基址
T1
T2
INTA T3
周期
第二个总线
T4
T1
T2
INTA T3
周期
T4
图7-5 8086对INTR的中断响应时序
chap41微机原理与接口技术课件课件
探索系统时钟的原理及其在计算机中的作用。
时序控制
了解时序控制的概念和应用，确保计算机的正确运行。
中断控制与异常处理
中断控制
异常处理
学习中断控制的原理和处理方法，实现系统的响应能力。 了解异常处理的概念和应用，确保系统的稳定性。
总线技术及其应用
1 总线结构
2 总线应用
深入了解计算机总线的结构和工作原理。
中断控制
学习单片机中断处理和优先级设 置。
IO口设计及应用
探索IO口的设计和在单片机应用 中的应用。
操作系统基础知识介绍
1 进程管理
学习操作系统中进程的创建和管理。
2 内存管理
了解操作系统中内存的分配和回收。
3 文件系统
深入研究操作系统中文件的组织和访问方法。
微机原理与接口技术
这个课件将带您深入了解微机原理与接口技术，从基础知识到嵌入式系统的 设计和应用。
微机基础知识介绍
1
内存管理
2
深入研究内存的结构和管理，优化系统性
能。
3
CPU结构
学习CPU的架构和工作原理，理解计算机的 核心。
输入输出设备
了解各种输入输出设备的接口及其应用。
系统时钟与时序控制
时钟原理
探讨总线应用的各种场景和案例。
DMA技术及其应用
1
DMA原理
学习直接内存访问（DMA）的工作原理。
2Hale Waihona Puke DMA应用探索DMA在过程控制和数据传输中的广泛应用。
嵌入式系统概述及应用
概述
深入理解嵌入式系统的概念和应用领域。
应用
探讨嵌入式系统在各行各业中的应用案例。
单片机概述及应用
指令集介绍
了解单片机的指令集和编程原理。
时序控制
了解时序控制的概念和应用，确保计算机的正确运行。
中断控制与异常处理
中断控制
异常处理
学习中断控制的原理和处理方法，实现系统的响应能力。 了解异常处理的概念和应用，确保系统的稳定性。
总线技术及其应用
1 总线结构
2 总线应用
深入了解计算机总线的结构和工作原理。
中断控制
学习单片机中断处理和优先级设 置。
IO口设计及应用
探索IO口的设计和在单片机应用 中的应用。
操作系统基础知识介绍
1 进程管理
学习操作系统中进程的创建和管理。
2 内存管理
了解操作系统中内存的分配和回收。
3 文件系统
深入研究操作系统中文件的组织和访问方法。
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这个课件将带您深入了解微机原理与接口技术，从基础知识到嵌入式系统的 设计和应用。
微机基础知识介绍
1
内存管理
2
深入研究内存的结构和管理，优化系统性
能。
3
CPU结构
学习CPU的架构和工作原理，理解计算机的 核心。
输入输出设备
了解各种输入输出设备的接口及其应用。
系统时钟与时序控制
时钟原理
探讨总线应用的各种场景和案例。
DMA技术及其应用
1
DMA原理
学习直接内存访问（DMA）的工作原理。
2Hale Waihona Puke DMA应用探索DMA在过程控制和数据传输中的广泛应用。
嵌入式系统概述及应用
概述
深入理解嵌入式系统的概念和应用领域。
应用
探讨嵌入式系统在各行各业中的应用案例。
单片机概述及应用
指令集介绍
了解单片机的指令集和编程原理。
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1 统一编址方式
从存储器空间划出一部分地址空间给I/O设备，把I/O 接口中的端口当作存储器单元一样进行访问，不设置 专门的I/O指令 优点： 访问I/O端口可实现输入/输出操作，还可以对端口内 容进行算术逻辑运算、移位等等； 能给端口有较大的编址空间，这对大型控制系统和 数据通信系统是很有意义的；
2．状态信息
CPU 在传送数据信息之前，经常需要先了解外 设当前的状态。如输入设备的数据是否准备好 、输出设备是否忙等。
用于表征外设工作状态的信息就叫做状态信息， 它总是由外设通过接口输入给CPU的。 状态信息的长度不定，可以是1个二进制位或 多个，含义也随外1 为什么要设置接口电路
CPU与外设两者的信号线不兼容，在信号线功能定义、逻 辑定义和时序关系上都不一致 两者的工作速度不兼容，CPU速度高，外设速度低
若不通过接口，而由CPU直接对外设的操作实施控制，就 会使CPU处于穷于应付与外设打交道之中，大大降低CPU的 效率 若外部设备直接由CPU控制，也会使外设的硬件结构依赖 于CPU，对外设本身的发展不利。
用来发布控制命令、控制外设工作的 信息，例如A/D转换器的启停信号。
控制信息总是CPU通过接口发出的。
返 回
5.1.3 接口的基本功能
1 ． 2． 3. 4． 5. 6 ． 7. 8. 数据缓冲功能 端口选择功能 信号转换功能 接收和执行CPU命令的功能 中断管理功能 可编程功能 返回外设状态的功能 数据宽度与数据格式转换的功能
I/O端口地址选用的原则
凡是被系统配置所占用了的地址一律不能使用 原则上讲，未被占用的地址，用户可以选用，但 对计算机厂家申明保留的地址，不要使用，否则 会发生I/O地址重叠和冲突，造成用户开发的产品 与系统不兼容而失去使用价值 一般，用户可使用300～31FH地址
微机原理与接口技术ppt课件
NMI——不可屏蔽中断情求〔输入〕，上升沿有效。有效时 表示外部有不可屏蔽中断恳求。
RESET——复位〔输入〕，高电平有效。有效时将终止 80486正在进展的一切的操作，并设置80486为初始形状。在 RESET之后，80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕，高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕，低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕，低电平有效。BS8 和BS16均由外部硬件提供，用来控制数据总线传送的速度， 以满足8位和16位设备数据传送的需求。当BS8有效时，传送 8位数据；BS16有效时，传送16位数据; BS8和BS16同时有效 时，传送8位数据；BS8和BS16均无效时，传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕，高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕，低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前，将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕，高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕，高电平有效。其它总线 设备要求运用系统总线时，经过HOLD向80486提出总线坚 持恳求。
RESET——复位〔输入〕，高电平有效。有效时将终止 80486正在进展的一切的操作，并设置80486为初始形状。在 RESET之后，80486将从FFFFFFF0H单元开场执行指令。
4.3.3 时钟信号
CLK——时钟信号〔输入〕。CLK为80486提供根本的定时 和内部任务频率。一切外部定时与计数操作都是相对于CLK 的上升沿而制定的。
HLDA——总线坚持呼应〔输出〕，高电平有效。有效时表 示微处置器已将总线控制权交给提出总线坚持恳求的总线设 备。
BOFF——总线释放〔输入〕，低电平有效。有效时将强迫 微处置器在下一个时钟周期释放对总线的控制。
11. 总线宽度控制信号 BS8、BS16——总线宽度控制〔输入〕，低电平有效。BS8 和BS16均由外部硬件提供，用来控制数据总线传送的速度， 以满足8位和16位设备数据传送的需求。当BS8有效时，传送 8位数据；BS16有效时，传送16位数据; BS8和BS16同时有效 时，传送8位数据；BS8和BS16均无效时，传送32位数据。 12. 中断/复位信号 INTR——可屏蔽中断恳求〔输入〕，高电平有效。有效时 表示外部有可屏蔽中断恳求。
9. 第20位地址A20屏蔽信号 A20M——地址位A20屏蔽〔输入〕，低电平有效。有效时 微处置器在查找内部Cache或访问某个存储单元之前，将屏 蔽第20位地址线〔A20〕使微处置器只访问1MB以内的低序 地址。
10. 总线仲裁信号 BREQ——总线恳求〔输出〕，高电平有效。有效时表示 80486内部已提出一个总线恳求。 HOLD——总线坚持恳求〔输入〕，高电平有效。其它总线 设备要求运用系统总线时，经过HOLD向80486提出总线坚 持恳求。
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例题
例3-45将首地址为SRC的源字符串传送到DEST 为首地址的内存区，字符串的长度为N个字节。 CLD ；DF=0,增量方向 LEA SI，SRC ；DS：SI←字符串首地址 LEA DI，ES：DEST ；ES：DI←目标地址 MOV CX，N ；字符串长度 REP MOVSB ；重复字符串传送
1．基本串操作指令
（1）串传送指令 MOVSB ；字节传送，ES：[DI]←DS：[SI]， SI←SI±1，DI←DI±1 MOVSW ；字传送，ES：[DI]←DS：[SI]， SI←SI±2，DI←DI ±2 DF=0,(SI)和(DI)增量；DF=1， ,(SI)和(DI)减量 不影响FR寄存器的值
5）串搜索指令 SCASB ；字节搜索，AL-ES：[DI]，DI←[DI] ±1. SCASW ；字搜索， AX-ES：[DI]，DI←[DI] ±2 DF=0,(SI)和(DI)增量；DF=1， (SI)和(DI)减量 影响FR寄存器的所有标志位
2．重复前缀指令
格式： REP ；无条件重复前缀指令 REPE/REPZ ；条件重复前缀指令 REPNE/REPNZ ；条件重复前缀指令
（3）存串指令 STOSB ；存字节，ES：[DI]←AL，DI←[DI] ±1 STOSW ；存字， ES：[DI]←AX，DI←[DI] ±2. DF=0,（DI）增量；DF=1， (DI)减量 不影响FR寄存器的值
例题2
使内存中0400H开始的256个单元清零 CLD LEA DI，[0400H] MOV CX, 0080H XOR AX ,AX REP STOSW
REP指令用在MOVS、STOS指令之前，每执行一次串 指令，CX←(CX)-1，直到CX=0，重复执行结束 REPE/REPZ指令用在CMPS、SCAS指令之前，每执 行一次串指令，CX←(CX)-1，并判断ZF标志位是否为 0；只要CX=0或ZF=0，则重复执行结束 REPNE/REPNZ指令用在CMPS、SCAS指令之前，每 执行一次串指令，CX←(CX)-1，并判断ZF标志位是否 为1；只要CX=0或ZF=1，则重复执行结束 LODS指令之前不能添加重复前缀
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接口技术
第3章 存储器技术
3.1存储器分类 内存和外存 从存储器与CPU信息交换的角度看，存储器可分为两大 类：内部存储器，简称为内存或主存；另一类为外部存储器， 简称为外存或辅存。内存是存放当前计算机正执行的、或者 经常要使用的程序和数据，CPU可直接从中取指令或存取数 据。而外存则存放内存的副本和当前不在运行的程序和数据， CPU要访问外存时，必须通过专门的设备将信息先传送到内 存中。
非易失性RAM(IRAM)
组合ROM CREEM
接口技术
第3章 存储器技术
3.1存储器分类 半导体存储器分类
1. RAM （1）双极型RAM。存取速度高，常常高于Cache。 （2）MOS RAM。集成度高、功耗低、价格低。有（SRAM）、 （DRAM）、组合（IRAM）和非易失性RAM（NVRAM）。 SRAM：集成度高于双极型但低于DRAM；不需要刷新电路。 DRAM：用单管线路组成，集成度高；功耗低于SRAM；价格低； 需要刷新电路；存取速度高于SRAM。 IRAM：附有刷新电路的DRAM。大容量内存一般都用IRAM。 NVRAM（Non Volatile RAM）：是SRAM和EEPROM的合成体。 用来存储一些重要信息，用于掉电保护。
3.4 Cache 地址映象
由主存地址映像到Cache地址称为地址映像。 （1）直接映像法。 每个主存块只与一个缓存块相对应，映射关系：i＝j mod C 其中i为缓存块数，j为主存块号，C为缓存块数，等于2c，映射的 结果表明每个缓存块对应若干个主存块。 实现简单，只需利用主存地址的某些位直接判断，即可确定所需字 块是否在缓存中。
接口技术
第3章 存储器技术
3.5 存储器接口技术 静态RAM：COMS RAM 62256
第3章 存储器技术
3.1存储器分类 内存和外存 从存储器与CPU信息交换的角度看，存储器可分为两大 类：内部存储器，简称为内存或主存；另一类为外部存储器， 简称为外存或辅存。内存是存放当前计算机正执行的、或者 经常要使用的程序和数据，CPU可直接从中取指令或存取数 据。而外存则存放内存的副本和当前不在运行的程序和数据， CPU要访问外存时，必须通过专门的设备将信息先传送到内 存中。
非易失性RAM(IRAM)
组合ROM CREEM
接口技术
第3章 存储器技术
3.1存储器分类 半导体存储器分类
1. RAM （1）双极型RAM。存取速度高，常常高于Cache。 （2）MOS RAM。集成度高、功耗低、价格低。有（SRAM）、 （DRAM）、组合（IRAM）和非易失性RAM（NVRAM）。 SRAM：集成度高于双极型但低于DRAM；不需要刷新电路。 DRAM：用单管线路组成，集成度高；功耗低于SRAM；价格低； 需要刷新电路；存取速度高于SRAM。 IRAM：附有刷新电路的DRAM。大容量内存一般都用IRAM。 NVRAM（Non Volatile RAM）：是SRAM和EEPROM的合成体。 用来存储一些重要信息，用于掉电保护。
3.4 Cache 地址映象
由主存地址映像到Cache地址称为地址映像。 （1）直接映像法。 每个主存块只与一个缓存块相对应，映射关系：i＝j mod C 其中i为缓存块数，j为主存块号，C为缓存块数，等于2c，映射的 结果表明每个缓存块对应若干个主存块。 实现简单，只需利用主存地址的某些位直接判断，即可确定所需字 块是否在缓存中。
接口技术
第3章 存储器技术
3.5 存储器接口技术 静态RAM：COMS RAM 62256
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9
CPU
A0~~A9 CS A0~~A9 CS A0~~A9 CS A0~~A9 CS
1KX4
WR D0~~D3 D4~~D7 D0~~D3 WE
1KX4
WE D4~~D7
1KX4
WE D0~~D3
1KX4
WE D4~~D7
第6章 存储器
按存取方式分类
随机存取存储器 （RAM） 半导体存储器 静态RAM（SRAM）
动态RAM（DRAM）
掩膜式ROM
可编程ROM（PROM）
只读存储器 （ROM）
可擦除PROM（EPROM） 电可擦除PROM（E2PROM）
说明
（1）随机存取存储器RAM 信息可以随时写入或读出 关闭电源后所存信息将全部丢失 静态RAM采用双稳电路存储信息，而动态RAM是以 电容上的电荷存储信息。 静态RAM速度更快，而动态RAM的集成度更高、功 耗和价格更低，动态RAM必须定时刷新。
3．存储芯片的选用和地址分配
存储芯片类型和芯片型号的选择因素 存放对象 存储容量 存取速度 结构 价格
6.4.2 存储器与地址总线的连接
存储器与地址总线的连接，本质上就是在地址分配的 基础上实现地址译码，保证 CPU 能对存储器中所有单 元正确寻址。 它包括两方面内容：一是高位地址线译码，用以选择 存储芯片；二是低位地址线连接，用以通过片内地址 译码器选择存储单元。
存储器与CPU接口的一般问题
–CPU总线的负载能力 –存储器与CPU之间的时序配合
–存储芯片的选用和地址分配
1．CPU总线的负载能力
通常 CPU 总线的负载能力是一个 TTL 器件或 20 个 MOS器件。 一般小型系统中， CPU 可直接与存储器芯片相连。 而在较大系统中，当总线负载数超过限定时应当 加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器， 如74LS244，Intel8282等，而数据线是双向传动 的 ， 故 采 用 双 向 驱 动 器 ， 如 7 4 LS245、 Intel8286/8287等。
Y1 Y0 Vcc CS 2114 (1)
CS 2114 (2)
A0 R/W D0~7
CS 2114 (3)
CS 2114 (4)
CS 2114 (15)
CS 2114 (16)
图6-14 存储器与CPU连接框图
例6-6
采用全译码方式，利用1K*8BIT的存储芯片组成 2KRAM的连续存储区，1K存储区首地址设为 4000H， 1K存储区首地址设为9000H，试绘制存储 器与CPU连接框图 4000H 0100 0000 0000 0000B 16 9000H 1001 0000 0000 0000B 36
例6-5
某8位微机有地址总线16根，双向数据总线8根，控制总线 中与主存相关的有“允许访存”信号MREQ（低电平有效） 和读/写控制信号R/W（高电平读、低电平写）。试用SRAM 芯片2114为该机设计一个8KB的存储器并画出连接框图。
74LS138 A12 A11 A10 CPU MREQ A9 C B A G2A G2B G1 Y7
例6-2
CPU地址总线为16位，存储器由4片容量为8KB的芯 片构成时，采用部分译码法寻址32KB。
A0～A12
8KB （ 1） A15
（不参加译码） A14 A13 Y0 Y1 Y2 Y3 CS
8KB （ 2） CS
8KB （ 3） CS
8KB （ 4） CS
2-4 译码器
图6-11 部分译码法结构
A0～A10 （ 1） 2KB （ 2） 2KB CS （ 3） 2KB CS11 A12 A13 A14
1
1
图6-12 线选法结构图
6.4.3 存储器与控制总线、数据总线的连接
•存储器与控制总线的连接
•存储器与数据总线的连接
1．存储器与控制总线的连接
与控制总线有关的外部接口信号线有：读写控制线，用于 决定操作类型；行选通、列选通信号线（仅对DRAM芯片）， 用于控制DRAM的行、列地址线输入和动态刷新。
对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片， 只需将存储芯片的读/写控制端直接连到CPU总线或系统总 线的相应功能端即可。 如果存储芯片的工作速度比较慢，以至于不能在CPU的读 写周期内完成读数、写数操作，那么 CPU 就需要在正常的 读写周期之外再插入一个或几个等待周期，以实现读写时 序的匹配与操作的同步。
VPP O0～O7 2716 （2） OECE +5V +25V D0 ～D7 O0～O7 2716 （1） A0～A10 OECE O0～O7 2716 （3） OECE
RD
Vcc Y0 74LS138 Y1
+5V
CPU
A11～A13
GND
G2AG2BG1
Y7
M
+5V
图6-13 EPROM 与CPU连接框图
例6-6
例6-7
采用全译码方式，利用1K*4BIT的存储芯片组成 2KRAM的连续存储区，存储区首地址设为2000H， 试绘制存储器与CPU连接框图 2000H 0010 0000 0000 0000B 8,9
例6-7
CS
6:64 译码器
A10~~A15 M/IO A0~~A9 8
3．线选法
线选法是指高位地址线不经过译码，直接 作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址 线实现片内寻址。 线选法的优点是结构简单，缺点是地址空 间浪费大，整个存储器地址空间不连续， 而且由于部分地址线未参加译码，还会出 现地址重叠。
例6-3
假定某微机系统的存储容量为8KB，CPU寻址空间 为64KB（即地址总线为16位），所用芯片容量为 2KB（即片内地址为11位）。
至于DRAM芯片（IRAM除外）的读写控制线和行、列选通信 号线，它们和地址线一起，均需由 CPU 总线或系统总线通 过一个接口逻辑来提供。
2．存储器与数据总线的连接
在微机中，无论字长是多少，一般每个存储模块（8位机 为单存储模块，16位机为双模块，32位机为4模块）都是 以一个字节为基本单位来划分存储单元的，即每8位为一 个存储单元，对应一个存储地址。 当用这些存储字长不是8位的芯片构成内存时，必须用多 片合在一起并行构成具有8位字长的存储单元。 而在用多片构成存储单元时，它们的地址线、控制线完全 是并联在一起的，数据线则分别接在数据总线的不同位线 上。
当内存系统的存储器芯片数较多时，基于对总线负载能力 的考虑，在数据总线与存储器数据线之间应采用双向驱动 器。
6.4.4 存储器接口举例
例6-4
例6-5
例6-4
用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM 存储器。已知该微处理器地址线为 A0～ A15 ，数据线为 D0 ～ D7 ，“允许访存”控制信号为 M，读出控制信号为 RD。画出EPROM与CPU的连接框图。
2．存储器与CPU之间的时序配合
选用存储芯片时，必须考虑它的存取速度和CPU速 度的匹配问题，即时序配合。 为了使CPU能与不同速度的存储器相连接，一种常 用的方法是使用“等待申请”信号。该方法是在 CPU设计时设置一条“等待申请”输入线。 若与CPU连接的存储器速度较慢，使CPU在规定的 的读/写周期内不能完成读/写操作，则在CPU执行 访问存储器指令时，由等待信号发生器向CPU发出 “等待申请”信号，使CPU在正常的读/写周期之 外再插入一个或几个等待周期Tw，以便通过改变 指令的时钟周期数使系统速度变慢，从而达到与 慢速存储器匹配的目的。
例6-1
设CPU寻址空间为64KB（地址总线为16位），存储 器由8片容量为8KB的芯片构成。
A0～A12 8KB （1） CS 8KB （2） CS 8KB （8） CS
Y0
A13～A15 3-8 译码器 Y1
Y7
图6-10 全译码法结构图
2．部分译码法
部分译码法是将高位地址线中的一部分（而不是全部） 进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用 线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储 器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应 的地址空间不同。
存取速度 从CPU给出有效的存储地址到存储器给出有效数 据所需的时间
功耗 功耗反映了存储器耗电的多少，同时也相应地反 映了发热程度（温度会限制集成度的提高）。
主要性能指标
可靠性 以平均无故障时间（MTBF）来衡量。平均无故障 时间可以理解为两次故障之间的平均时间间隔 。 性能/价格比 衡量存储器的经济性能，它是存储容量、存取速 度、可靠性、价格等的一个综合指标
–全译码法 –部分译码法 –线选法
1．全译码法
全译码法是指将地址总线中除片内地址以外的全 部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的， 不存在地址重叠，但译码电路较复杂，连线也较 多。 全译码法可以提供对全部存储空间的寻址能力。 当存储器容量小于可寻址的存储空间时，可从译 码器输出线中选出连续的几根作为片选控制，多 余的令其空闲，以便需要时扩充。
（2）只读存储器ROM ROM是一种在工作过程中只能读不能写的非易失性 存储器 掉电后所存信息不会丢失
半导体存储器的主要性能指标
–存储容量 –存取速度
–功耗
–可靠性(平均故障时间MTBF） –性能/价格比
主要性能指标
存储容量： 存储器所能记忆信息的多少即存储器所包含记忆 单元的总位数称为存储容量。