高速数据传输

高速数字电路的研究与介绍

1．引言

随着计算机外部设备、计算机高速总线的发展，在这些设备上进行的数据交换以及复杂的运算导致数据传输量急剧增大，为了满足种种数据在处理器、存储介质和外围设备之间的高速交换，近年来出现了多种高速接口电路的设计和应用。

高速数据传输接口电路在计算机 memory总线，多处理器的互连，外部设备接口，高速系统背板……有着广泛的应用。普通PC机上的DDR2存储器的数据传输已可以达到667MHz。计算机外部设备、计算机网络、通信传输等设备的各种物理层设计工作大量的涉及到了：155M bps、 622M bps和 2.5G bps，100M bps，1000M bps，10G bps的高速接口电路。

现今高速数据传输接口的实现主要参考了三种标准的电路接口：PECL (Positive-referenced Emitter-Coupled Logic); LVDS (Low-Voltage Differential Signals), and CML (Current Mode Logic)。这些高速接口电路标准针对不同的应用领域提供相应的传输速率。解决高速接口电路的互连，保持低功耗及提高信号传输质量，是开发这些接口电路时需要注意的。要求为高速接口电路设计相应的外部阻抗匹配电路、耦合电路。155M bps以下速率的电路阻抗匹配要求不是很严。电路耦合可采用直流耦合，可以避免电容滤除信号的高频成分。500M bps以上的高速电路线路阻抗匹配要求严格。高速电路一般采用交流耦合，可以隔离两边的直流。

在设计高速数字传输系统时，首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置和终端匹配。本文针对这三种标准的接口电路做分析和介绍：

2．PECL 接口

PECL由ECL标准发展而来，在PECL电路中省去了负电源，较ECL电路更便于使用。PECL信号的摆幅相对ECL要小，这使得该逻辑更适合于高速数据的串行或并行连接。

PECL接口输出结构

PECL电路的输出结构如图1所示，包含一个差分对管和一对射随器。输出射随器工作在正电源范围内，其电流始终存在，这

样有利于提高开关速度。标准的输出负载是接

50欧姆电阻至VCC-2V的电平上，如图1所示，

在这种负载条件下，OUT+与OUT-的静态电平

典型值为VCC-1.3V，OUT+与OUT-输出电流为

14mA。PECL结构的输出阻抗很低，典型值为

4-5，这表明它有很强的驱动能力，但当负载与PECL的输出端之间有一段传输线时，低阻抗造成的失配将导致信号时域波形的振铃现象。PECL标准最初由Motorola公司提出，经过很长一段时间才在业内推广开。

图1. PECL接口输出结构

PECL接口输入结构

PECL输入结构如图2所示，它是一个具有高

输入阻抗的差分对。该差分对共模输入电压需

偏置到VCC-1.3V，这样允许的输入信号电平动

态范围最大。在+5.0V和+3.3V供电系统中，PECL

接口均适用，+3.3V供电系统中的PECL常被称作

低压PECL，简写为LVPECL。

PECL to PECL

图2. PECL接口输入结构

PECL到PECL的连接分直流耦合和交

流耦合两种形式，直流耦合情况 PECL输

出设计成驱动50欧姆负载至(VCC-2V)。由

于一般情况下无法向终端网络提供

(VCC-2V)电源，经常会用并联电阻，得到

一个Thevenin等效电路。图3给出了

Thevenin变换，50欧姆至(VCC-2V)的终端

匹配要求满足：在3.3V供电时，图3. PECL到PECL等效图

电阻按5%的精度选取，R1为130 欧姆，R2为82欧姆。而在+5.0V供电时，R1为82欧姆，R2为130欧姆。

3．CML接口

CML是所有高速数据接口形式中最简单的一种，它的输入与输出是匹配好的，从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，从而功耗更低。此外，50欧姆背向终端匹配减小了背向反射，从而降低了高频失真。

CML接口输出结构

CML接口的输出电路形式是一个差分对管，该差分对

的集电极电阻为50欧姆，如图4所示，输出信号的高低

电平切换是靠共发射极差分对管的开关控制的，差分对的

发射极与地之间的恒流源典型值为16mA，假定CML输出负

载为一50欧姆上拉电阻，则单端CML输出信号的摆幅为

VCC至VCC-0.4V。在这种情况下，差分输出信号摆幅为

800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合

至50欧姆负载，这时的直流阻抗由集电极电阻决定，为50欧姆，CML输出共模电压变为VCC-0.4V，

图4. CML接口输出结构

差分信号摆幅仍为800mVP-P。

CML接口输入结构

CML输入结构有几个重要特点，这也使它

在高速数据传输中成为常用的方式，如图5所

示，输入晶体管作为射随器，后面驱动一差分

放大器

图5. CML接口输入结构

CML到CML的连接

如果接收器与发送器之间采用相同

的VCC电源，CML驱动器输出可以直流耦

合到CML接收器输入，无需额外的元件。

如果接收器与发送器采用不同的电源，

系统需要用交流耦合方式。交流耦合情况下，图6. CML到CML的连接

耦合电容应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减。图6给出了CML与CML之间的连接。

CML电流模式逻辑接口的性能为最高。高速点到点接口是典型的电流模式逻辑应用方案。由于驱动器及接收器采用内置式终端，因此可以无需加设外置式无源元件。电流模式逻辑接口可支持 10Gbps 以上的数据传输率。

4．LVDS接口

LVDS低电压差分信号，差分电路的抗噪声能力强，因此可以使用低电压摆幅信号。这又意味着信号频率可以更快。该方式有三大优点，使其更具有吸引力。1 ) LVDS传输的信号摆幅小，从而功耗低，一般差分线上电流

不超过4mA，负载阻抗为100欧姆。这一特征使它适合做并

行数据传输。2 ) LVDS信号摆幅小，从而使得该结构可以

在2.5V的低电压下工作。3 ) LVDS输入单端信号电压可以