基于VHDL的数字频率计设计

常州信息职业技术学院

学生毕业设计（论文）报告

系别：电子与电气工程学院

专业：电子信息工程技术

班号：

学生姓名：

学生学号：

设计（论文）题目：基于VHDL的数字频率计设计指导教师：朱幼娟

设计地点：常州信息职业技术学院

起迄日期：2011.9.1~2011.10.31

毕业设计（论文）任务书

专业电子信息工程技术班级姓名

一、课题名称：基于VHDL的数字频率计设计

二、主要技术指标：

1.频率范围为：1Hz~50MHz。

2.结果用数码管十进制显示。

3.输入信号电压幅度为50mV～5V。

三、工作内容和要求：

1.构建大体的设计方案，并了解其内容。

2.构建出大体的顶层原理设计框图。

3.对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4.对整个原理框图进行编译并通过。

5.对整个仿真图编译通过。

四、主要参考文献：

[1]陈必群.EDA技术与项目训练[M]，常州：常州信息职业技术学院，2009年.

[2]王凤英.基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10

[3]谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年

[4]张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年

[5]刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年

[6]宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.

学生（签名）年月日

指导教师（签名）年月日

教研室主任（签名）年月日

系主任（签名）年月日

毕业设计（论文）开题报告

设计（论文）题目基于VHDL的数字频率计设计

一·选题的背景和意义：

在电子技术中，频率是最基本的参数之一，频率是周期性信号在单位时间（1S）内的变化次数。频率检测是电子测量领域的最基本也是最重要的测量之一。频率信号抗干扰能力强、易于传输，可以获得较高的测量精度，所以测频率方法的研究越来越受到重视。以往的测频仪都是在低频段利用测周的方法、高频段用测频的方法，其精度往往会随着被测频率的下降而下降。该设计采用等精度测量方法，解决了这个问题。

同时频率与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。随着电子技术的发展,数字系统的设计正朝高速度、大容量、小体积的方向发展,传统的自底而上的设计方法已难以适应形势。E D A技术的应运而生,使传统的电子系统设计发生了根本的变革。

E D A技术就是依赖功能强大的计算机,在E D A工具软件平台上,对以硬件描述语言V H D L为系统逻辑描述手段自顶而下地逐层完成相应的描述、综合、优化、仿真与验证,直至生成器件。利用E D A仿真技术与V H D L语言的功能来完成六位频率计的仿真设计。

二·课题研究的主要内容：

1.构建出大体的顶层原理设计框图。

2.对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

3.对整个原理框图进行编译通过。

4.对整个仿真图编译通过。

三·主要研究（设计）方法论述：

本设计通过频率控制模块，将时钟信号clk两分频后分别取反赋给锁存使能和计数使能端，这样计数完成后就能实现数据的锁存。当计数使能和时钟信号同时出现低电平的时候，计数复位信号有效，将计数器清零，从新开始计数。

1.通过十进制计数器模块实现对输入信号周期的计数。

2.通过锁存模块实现对计数器结果的锁存，并将其送入译码模块。

3.通过译码模块实现对计数结果的译码，让其直观地显示于数码管上。

4.通过系统模块编译、仿真实现对各模块功能的整合，实现整个系统的功能。

四、设计（论文）进度安排：

时间（迄止日期）工作内容

2011.9.1~9.17根据课题调研，收集资料，研究方案设计，完成开题报告。

2011.9.18~9.19构建出大体的顶层原理设计框图。

2011.9.20~9.24对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。2011.9.25~9.29设计整体原理图，下载仿真，并对整个仿真图编译通过。

2011.9.30~10.7完成毕业论文的初稿，形成最后上交的毕业设计。

2011.10.8~10.31再次修改完善论文

五、指导教师意见：

指导教师签名：年月日

六、系部意见：

系主任签名：年月日

基于VHDL的数字频率计设计

目录

摘要

Abstract

第1章前言 (1)

第2章数字频率计的要求 (2)

2.1主要技术指标 (2)

2.2工作内容和要求 (2)

第3章数字频率计的方案设计 (3)

3.1基本原理 (3)

3.1.1频率计测量频率的设计原理 (3)

3.1.2频率计测量频率的原理图 (3)

3.2设计流程图 (3)

第4章数字频率计各模块功能介绍 (4)

4.1频率控制模块的VHDL语言源程序 (4)

4.1.1频率控制模块的程序 (4)

4.2十进制加法计数器CNT10的VHDL语言源程序 (5)

4.2.1十进制计数器的程序 (5)

4.2.2十进制计数器的顶层设计 (6)

4.3系统模块的VHDL语言源程序 (7)

4.3.1系统模块的设计 (7)

4.3.2系统模块的程序 (7)

4.4锁存器LOCK的VHDL语言源程序 (10)

4.4.1锁存器LOCK的程序 (10)

4.5译码模块DECODER的VHDL语言源程序 (11)

4.5.1译码模块DECODER的程序 (11)

4.6四选一选择器MUX41的VHDL语言源程序 (12)

4.6.1MUX41程序 (12)

4.7四进制计数器CNT4的VHDL语言源程序 (13)

4.7.1四进制计数器CNT4的程序 (13)

4.8250分频器的VHDL语言源程序 (14)

4.8.1250分频器的程序 (14)

第5章数字频率计仿真图 (15)

5.1频率控制模块仿真波形图 (15)

5.2十进制计数器模块仿真波形图 (15)

5.3锁存模块仿真波形图 (15)

5.4译码模块波形仿真图 (16)

5.5四选一选择器MUX41的仿真图 (16)

5.6四进制计数器CNT4的仿真图 (16)

5.7250分频器的仿真图 (17)

第6章频率计顶层原理图的输入 (18)