重庆大学数字逻辑实验报告
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《脉冲电路与数字逻辑》实验报告
Verilog代码：
module shiyan2(
input a,
input b,
input s,
output c
);
wire a1,b1,sel;
notgate_0 u0(.a(s),.c(sel)); andgate_0 u1(.a(a),.b(sel),.c(al)); andgate_0 u2(.a(s),.b(b),.c(b1)); orgate_0 u3(.a(a1),.b(b1),.c(c)); endmodule
管脚分配：
四、实验结果及分析和（或）源程序调试过程
仿真结果：
RTL分析：
效果图：
J15为输入a，L16为输入b，M13为输入s，H17为输出c 当s为0，输出为a的输入，如下图
当s为1，输出为b的输入，如下图