第八章MOS基本逻辑单元.

Z AB C( D E)
8.2.3动态CMOS逻辑
其核心是一个NMOS管逻辑块 缺点：1）输入信号只能在预充 期间内改变 2）简单的单相时钟动态 CMOS门不能进行级联
预充管：充电到VDD

求值管：有条件的放电
Z AB C( D E)
1
0
Z 高电平
Baidu Nhomakorabea Ф
Ф N1
eff

1

2
)[ V G V T V S
2

2

2
2
eff


1


2
同理可证，N个Vt相等的管子并联使用时：

eff


N i 1
i
8.1 NMOS逻辑结构
8.1.1 NMOS或非门电路 负载是耗尽型NMOS管。 输入都是0时，两个驱动管同时截止， 输出高电平； 有一管输入1时，输出低电平；
第八章 MOS基本逻辑单元




8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.4 影响门的电气和物理结构设计的因素 8.6 传输门逻辑 8.7 RS触发器 8.9 D触发器
MOS管的串、并联特性

晶体管的驱动能力是用其导电因子β 来表示的， β 值越大，其驱动能力越强。多个管子的串、并 情况下，其等效导电因子应如何推导？
VOL (VOH VTE ) (VOH VTE ) 2
1
R, A
1
[VTL (VOL )]2
或
VOL (VOH VTE ) (VOH VTE ) 2
R,B
[VTL (VOL )]2
图8.8异或门
8.2 CMOS逻辑结构
CMOS逻辑门分析方法与NMOS相似，但是CMOS可以 设计成无比的电路。

V G V T V D ] (3)
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较（3）（4）得：

1
eff 1
2 2
同理可推出N个管子串联使用时，其等效增益因子 为：
2 2
2


将上式代入（1）得：
V G V T V M
2 1 2 2 V V VS V V VD 1 2 G T 1 2 G T
2
I DS1
由等效管得：
[ V G V T V S
1 2 1 2
8.4.2 衬偏调制效应
与输出端相连的NMOS管的源极电位与衬底电位不相等， 则该开关管速度就较慢。 （如图8.24a所示） A，B，C三个NMOS截止，D管导通之后又截止，将D 管源极电容C1充电至高电平；所有输入同时变为高电平， 由于D管源极电容C1将通过ABC三个管放电，C1电荷被 放掉后D管才导通，D管导通速度较慢。
2 kE [2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
VOL (VOH VTE ) (VOH VTE ) 2
1
NMOS或非门
R
[VTL (VOL )]2
R
kA kL
2 (kA kB )[2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
预充
求值
没有继续放电
N2
继续放电
Ф 图8.14 级连的动态CMOS逻辑
第二个N型逻辑块的输入求值期间 变化了
8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 （如图8.22所示MOS管串联和并联） m个NMOS串联下降时间为tm，k个PMOS管串联上升 时间为kt 并联则下降上升时间下降为原来的t/m和t/k
一、两管串联：
Vd T1 β 1 Vm T2 β 2 Vd Vg Ids Vs β eff
Vg
Vs
设：Vt相同，工作在线性区。
I DS1 1 V G V T V M V G V T V D (1)
2 2


I DS1 I DS 2
I DS2 2 V G V T V S V G V T V M (2)
VOL (VOH VTE ) (VOH VTE ) 2
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？）
8.1.2 NMOS与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS ,A ] 2 k B [2(VOH VTB )VDS , B VDS ,B ]
VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示，但是为了得到与反相器相同的VOL，每个驱 动管长度应增大N倍（N为输入端数）。
NMOS逻辑以或非门为主。
8.1.3 NMOS组合逻辑电路
P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支 路导通时。 晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比 值，则电路可简化为一个二输入的或非电路（为什么？），此时 的VOL值为：
8.2.1 CMOS互补逻辑
CMOS与非门
CMOS或非门
8.2.2 伪NMOS结构 提供了一种再CMOS逻辑中模拟NMOS电路的方法
优点：由于输入函数的每个变量仅用 一个MOS管，所以最小负载可以是一个 单位栅极负载。 而CMOS负载是两个单位栅极负载。 主要问题：“下拉电路”导通时要产生 静态功耗。
eff


i 1
N
1 1
i
二、两管并联：
Vd
Vg
Vg T2 β 2 Vg Vd Ids β eff
T1 β 1
Vs
Vs
I I

DS

DS


V G V T V D ] [ V G V T V S V G V T V D ]
I DS 1 I DS 2 (