第八章MOS基本逻辑单元.
基本逻辑门电路
基本逻辑门电路————————————————————————————————作者：————————————————————————————————日期：第一节基本逻辑门电路1.1 门电路的概念：实现基本和常用逻辑运算的电子电路，叫逻辑门电路。
实现与运算的叫与门，实现或运算的叫或门，实现非运算的叫非门，也叫做反相器，等等（用逻辑1表示高电平；用逻辑0表示低电平）11.2 与门：逻辑表达式F＝A B即只有当输入端A和B均为1时,输出端Y才为1,不然Y为0.与门的常用芯片型号有:74LS08,74LS09等.11.3 或门：逻辑表达式F＝A+ B即当输入端A和B有一个为1时,输出端Y即为1,所以输入端A和B均为0时,Y才会为O.或门的常用芯片型号有:74LS32等.11.4．非门逻辑表达式F=A即输出端总是与输入端相反.非门的常用芯片型号有:74LS04,74LS05,74LS06,74LS14等.11.5．与非门 逻辑表达式 F=AB即只有当所有输入端A 和B 均为1时,输出端Y 才为0,不然Y 为1.与非门的常用芯片型号有:74LS00,74LS03,74S31,74LS132等.11.6．或非门： 逻辑表达式 F=A+B即只要输入端A 和B 中有一个为1时,输出端Y 即为0.所以输入端A 和B 均为0时,Y 才会为1.或非门常见的芯片型号有:74LS02等.11.7．同或门: 逻辑表达式F=A B+A BA F B11.8.异或门：逻辑表达式F=A B+A B=AF B11.9.与或非门：逻辑表逻辑表达式F=AB+CD AB C F D11.10.RS 触发器：电路结构把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS 触发器，其逻辑电路如图7.2.1.(a)所示。
它有两个输入端R 、S 和两个输出端Q 、Q 。
工作原理 :基本RS 触发器的逻辑方程为：根据上述两个式子得到它的四种输入与输出的关系:1.当R=1、S=0时，则Q=0,Q=1,触发器置1。
mos与门电路
MOS与门电路详解MOS（Metal-Oxide-Semiconductor）与门电路是一种常见的数字逻辑门电路，它由金属、氧化物和半导体材料组成。
与门电路是一种基本的数字逻辑门电路，它接受两个输入信号并产生一个输出信号。
本文将详细解析MOS与门电路的工作原理以及应用。
MOS与门电路的工作原理MOS与门电路由两个MOS场效应晶体管组成，其中一个是N型MOS场效应晶体管（NMOS），另一个是P型MOS场效应晶体管（PMOS）。
NMOS和PMOS晶体管有不同的导电特性，因此它们可以被用于构建与门电路。
对于MOS与门电路，当输入信号为低电平（通常为0V）时，NMOS的通道导通，PMOS的通道截断，从而使输出信号为高电平（通常为VDD电源电压）。
当输入信号为高电平（通常为VDD电源电压）时，NMOS的通道截断，PMOS的通道导通，从而使输出信号为低电平。
MOS与门电路的工作原理可以用以下逻辑表达式表示：输出 = 输入1 AND 输入2其中，AND操作是逻辑与操作，只有当两个输入信号同时为高电平时，输出信号才为高电平，否则输出信号为低电平。
MOS与门电路的应用MOS与门电路是数字集成电路中最常用的门电路之一，它广泛应用于各种数字电路和系统中。
以下是一些常见的应用场景：1.时序电路：MOS与门电路可以用于构建各种时序电路，如时钟信号的同步与门。
在时序电路中，MOS与门相当于控制信号的开关，用于控制时钟信号的传输和同步。
2.计算机处理器：MOS与门电路是构建计算机处理器中的算术逻辑单元（ALU）和控制单元的基础。
在处理器中，MOS与门电路用于执行诸如加法、乘法、比较和控制等逻辑操作。
3.存储器：MOS与门电路也可以用于构建各种存储器，如静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。
存储器使用与门电路来控制数据读取和写入操作。
4.通信电路：MOS与门电路常用于数字通信系统中的编码和解码电路。
它用于将信号从模拟形式转换为数字形式，并进行相关的信号处理和解码操作。
MOS反相器
VDS ron = i DS
MOS反相器 反相器
2. MOS反相器 反相器
反相器是最基本的逻辑单元. 管构成反相器有四种类型: 反相器是最基本的逻辑单元.MOS管构成反相器有四种类型: 管构成反相器有四种类型 电阻负载MOS电路 ①电阻负载 电路 输入器件——增强型MOS管 ——增强型 输入器件——增强型 管 PEMOS导通电压小于零 导通电压小于零 负载—— ——电阻 负载——电阻 该电路在集成电路中很少用,在分离元件电路中常用. 该电路在集成电路中很少用,在分离元件电路中常用. PDMOS导通电压大于零 导通电压大于零 反相器: ②E/E MOS反相器:(Enhancement/Enhancement MOS) 反相器 / ) 输入器件——增强型 器件——增强型MOS管 输入器件——增强型 管 NEMOS导通电压大于零 导通电压大于零 负载——增强型MOS管 ——增强型 负载——增强型 管 反相器: ③E/D MOS反相器:(Enhancement/Depletion MOS) 反相器 /Depletion ) NDMOS导通电压小于零 导通电压小于零 输入器件——增强型 器件——增强型MOS管 输入器件——增强型 管 负载——耗尽型MOS管 ——耗尽型 负载——耗尽型 管 ④CMOS反相器(Complementary MOS) 反相器( ) 反相器 E/E MOS和E/D MOS均采用同一沟道的 均采用同一沟道的MOS管; 和 均采用同一沟道的 管 CMOS则采用不同沟道的 则采用不同沟道的MOS管构成反相器. 管构成反相器. 则采用不同沟道的 管构成反相器 输入器件——增强型 器件——增强型PMOS或增强型 或增强型NMOS 输入器件——增强型 或增强型 负载——增强型NMOS或增强型 负载——增强型 或增强型PMOS ——增强型 或增强型
集成逻辑门电路
3.0 2.0
A
B C
1.0
D
0 0.5 1.5 2.0 3.0
E ui(V)
CD段，uI＞1.3V，VT2开始 段 ＞ ， 开始 导通，只要uI稍有增加 稍有增加， 导通，只要 稍有增加，uO 迅速降到0.3V，该段称为转 迅速降到 ， 折区。 折区。 DE段，uI＞1.4V，VT5 段 ＞ ， 饱和， 为低电平 为低电平0.3V， 饱和，uo为低电平 ， 该段称为饱和区。 该段称为饱和区。
电子技术
当输入端A、B均为高电平UIH(3.6V)时，由于VT1 的基极电位升高，VT1集电结、VT2和VT5的发射 结三个PN结得到正向偏置电压而导通，UBl被钳 位到2.1V，此时VT1发射结全部反偏而截止，集 电结正偏，VT1的基极电流全部灌入VT2基极，使 VT2和VT5进入饱和状态，则VT2的集电极电位 UC2=UBE5+UCE(sat)2=0.7+0.3=1.0(V)，所以 VT3微导通，VT4截止，此时输出端输出低电平 0.3V。
电子技术
8．1．1 典型的 ． ． 典型的TTL与非门 与非门
典型的TTL与非门的电路图如图8-1所示。 1．电路结构
图中VT1、R1、VD1、VD2构成 输入级，其功能是对输入变量A、 B实现与运算。 晶体管VT2和电阻R2、R3构成中 间级，实现倒相功能，其集电极 和发射极各输出一个极性相反的 电压，分别用来控制VT4和VT5的 工作状态。
电子技术
OC门可克服上述问题。如图8-4所示为OC门的电 路结构及逻辑符号。
+VCC R1 R2
A B
A VT1 VT2 VT5 R3 Y B
＆
Y
（a） OC门电路结构 (b)逻辑符号 图8－4 OC门电路
008 MOS基本逻辑单元
Q
• 工作原理：
1）第一个时钟周期内， Ф=1 时，数据送入主触发器， Ф=0 数据保存在 主触发器并同时送入从触发器 2）第二个时钟周期内， Ф=1 时，主触发器接收新的数据，从触发器保存 上一周期送入主触发器的数据；
• 电路结构图：
10、施密特触发器
施密特触发器是一种脉冲波形整形电路，它可
以把变化缓慢的信号或变化不规则的信号转换为陡
1.2 NMOS与非门电路
• 由于驱动管串联，所以等效输出电容在不同输入电平是 可能具有不同的数值 • 为了得到与反相器相同的逻辑低电平，要求每个驱动管 的宽长比增大N倍，这使集成度下降，最坏情况下的等效 输出电容也随之增大。
1.3 NMOS组合逻辑电路
•逻辑功能的分析p139
• 逻辑关系图如下：
第八章
MOS基本逻辑单元
因为任何复杂的MOS
数字电路都是由一些基本
的逻辑单元组成的，所以
主要包括或非门、与非门、触发器等等，
在本章，我们学习一下MOS基本逻辑单元，
看看它们的结构和工作原理。
1、NMOS逻辑结构
2、CMOS逻辑结构 3、级联级的负载
复习与思考
4、影响门的电气和物理结构设计的因素 5、各种逻辑类型的比较
Q Q
9.2 CMOS D触发器
以下是由CMOS传输门构成的钟控D触发器的逻辑图、电 路图。 当钟控信号为0时，传输门2导通，形成反馈环，
保存了在钟控信号为1时的输入信息。
Q D Q
Q D Q
• D=0时Q复位 • D=1时Q置位
CMOS传输门D触发器版图结构
• 将两个由反相时钟控制的D触发器级联就得到一个D型 主从触发器， 如右图：
半导体集成电路课后答案
半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。
以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。
2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。
3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。
4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。
5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。
6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。
7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。
9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。
10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。
其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。
11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。
微电子学概论复习(知识点总结)
第一章 绪论1.画出集成电路设计与制造的主要流程框架。
2.集成电路分类情况如何？答：3.微电子学的特点是什么？答：微电子学：电子学的一门分支学科微电子学以实现电路和系统的集成为目的，故实用性极强。
微电子学中的空间尺度通常是以微米(μm, 1μm ＝10－6m)和纳米(nm, 1nm = 10-9m)为单位的。
微电子学是信息领域的重要基础学科微电子学是一门综合性很强的边缘学科涉及了固体物理学、量子力学、热力学与统计物理学、材料科学、电子线路、信号处理、计算⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路BiCMOS BiMOS 型BiMOS CMOS NMOS PMOS 型MOS 双极型单片集成电路按结构分类集成电路机辅助设计、测试与加工、图论、化学等多个学科微电子学是一门发展极为迅速的学科，高集成度、低功耗、高性能、高可靠性是微电子学发展的方向微电子学的渗透性极强，它可以是与其他学科结合而诞生出一系列新的交叉学科，例如微机电系统(MEMS)、生物芯片等第二章半导体物理和器件物理基础1.什么是半导体？特点、常用半导体材料答：什么是半导体？金属：电导率106～104(W∙cm-1)，不含禁带；半导体：电导率104~10-10(W∙cm-1)，含禁带；绝缘体：电导率<10-10(W∙cm-1)，禁带较宽；半导体的特点：（1）电导率随温度上升而指数上升；（2）杂质的种类和数量决定其电导率；（3）可以实现非均匀掺杂；（4）光辐照、高能电子注入、电场和磁场等影响其电导率；半导体有元素半导体，如：Si、Ge（锗）化合物半导体，如：GaAs（砷化镓）、InP （磷化铟）硅：地球上含量最丰富的元素之一，微电子产业用量最大、也是最重要的半导体材料。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
数字电子技术第8章存储器与可编程逻辑器件习题及答案
第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。
（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a）2K×8位（）（）（）（）（b）256×2位（）（）（）（）（c）1M×4位（）（）（）（）3．ROM是（）存储器。
（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。
（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。
（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（）地址线。
（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（）。
（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位（d）２Ｋ×１位答案：1． a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。
2.为了不丢失信息，DRAM必须定期进行（）操作。
3.半导体存储器按读、写功能可分成（）和（）两大类。
4.RAM电路通常由（）、（）和（）三部分组成。
5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。
答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。
半导体集成电路部分习题答案(朱正涌)
(1)当 时，欲使 =0.3V，驱动管应取何尺寸?
答：
7.2有一E/D NMOS反相器，若 =2V, =-2V, =25, =5V。
(1)求此反相器的逻辑电平是多少?
答：
第8章MOS基本逻辑单元
复习思考题
8.2图题8.2为一E/D NMOS电路。
(1)试问此电路可实现何种逻辑运算?
第13章集成运算放大器
13.2对于图题13.2所示差分对，设 =100, =0.7V，试求其 和 。
答：
9.5
13.4图题13.4为一个级联射耦对放大器，设 时， , , 。求：
(1) , 及 ；
(2) 和 (若 , )。
答：(1)
(2)
13.5已知射耦对差分放大器电路如图题13.5所示，晶体管的 ， ，试求当 =130mV时的 值。
所示。
提示：先求截锥体的高度
-
然后利用公式： ，
注意：在计算W、L时,应考虑横向扩散。
2.3伴随一个情况下，哪一种偏置会使得寄生晶体管的影响最大?
答：当横向PNP管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载下
由 画出隔离槽的四周；
验证所画晶体管的 是否满足 的条件，若不满足，则要对所作
的图进行修正，直至满足 的条件。（ 及己知
）
第3章集成电路中的无源元件
复习思考题
3.3设计一个4kΩ的基区扩散电阻及其版图。
试求：(1)可取的电阻最小线宽 =?你取多少?
答：12μm
(2)粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?
cmos逻辑门电路[最新]
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CMOS逻辑门电路CMOS是互补对称MOS电路的简称（Complementary Metal-Oxide-Semiconductor），其电路结构都采用增强型PMOS管和增强型NMOS管按互补对称形式连接而成，由于CMOS 集成电路具有功耗低、工作电流电压范围宽、抗干扰能力强、输入阻抗高、扇出系数大、集成度高，成本低等一系列优点，其应用领域十分广泛，尤其在大规模集成电路中更显示出它的优越性，是目前得到广泛应用的器件。
一、CMOS反相器CMOS反相器是CMOS集成电路最基本的逻辑元件之一，其电路如图11-36所示，它是由一个增强型NMOS管T N和一个PMOS管T P按互补对称形式连接而成。
两管的栅极相连作为反相器的输入端，漏极相连作为输出端，T P管的衬底和源极相连接电源U DD，T N管的衬底与源极相连后接地，一般地U DD>(U TN+|U TP|)，(U TN和|U TP|是T N和T P的开启电压)。
当输入电压u i=“0”（低电平）时，NMOS管T N截止，而PMOS管T P导通，这时T N 管的阻抗比T P管的阻抗高的多，（两阻抗比值可高达106以上），电源电压主要降在T N上，输出电压为“1”（约为U DD）。
当输入电压u i=“1”（高电平）时，T N导通，T P截止，电源电压主要降在T P上，输出u o=“0”，可见此电路实现了逻辑“非”功能。
通过CMOS反相器电路原理分析，可发现CMOS门电路相比NMOS、PMOS门电路具有如下优点：①无论输入是高电平还是低电平，T N和T P两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。
②两管总是一个管子充分导通，这使得输出端的等效电容C L能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。
③由于输出低电平约为0V，输出高电平为U DD，因此，输出的逻辑幅度大。
CMOS反相器的电压传输特性如图11-37所示。
3.1 MOS逻辑门电路
扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目
高电平扇出数:
N OH
IOH ( 驱 动 门) I IH (负 载 门)
IOH :驱动门的输出端为高电平的电流.
IIH :负载门的输入电流。
1.3 MOS开关及其等效电路
vGS
当υI < VT : MOS管截止， 输出高电平 当υI >>VT ：MOS管工作在可变电阻区，输出低电平
1 、逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。
2、 逻辑门电路的分类 分立门电路
逻辑门电路 集成门电路
二极管门电路 三极管门电路 MOS门电路 TTL门电路
NMOS门 PMOS门 CMOS门
1.2 逻辑门电路的一般特性
1. 输入和输出的高、低电平
TTL
高电平
低电平
2.4~5v,典型值3.6v 0~0.4v,典型值0.3v
输出低电平的上限值 VOL(max)
输出高电平的下限值 VOH(min)
2. 噪声容限
定义：在保证输出电平不变的条件下，输入电平允许波动的
范围。它表示门电路的抗干扰能力。
负载门输入高电平时的噪声容限VNH ： —当前级门输出高电平的最小值
驱动门
1 vo
噪声
vI
负载门
1
时允许负向噪声电压的最大值。 VNH =VOH(min)－VIH(min)
逻辑门电路
——基本逻辑门 与或、与非 主讲：
基本要求： 1、了解半导体器件的开关特性； 2、熟练掌握基本逻辑门（与、或、与非、或非、 异或门）、三态门、OD门（OC门）和传输门 的逻辑功能； 3、学会门电路逻辑功能分析方法； 4、掌握逻辑门的主要参数及在应用中的接口问题。
教案MOS构成基本逻辑门电路
本讲重点
1.分立元件MOS逻辑门电路工作原理；
2.CMOS逻辑非门电路工作原理。
本讲难点
1.MOS管的开关特性；
2.CMOS反相器工作原理及电路的电压、电流静态和动态特性。
教学手段
本讲宜教师讲授，安排练习与学生互动，用多媒体演示为主、板书为辅。
教学步骤
教学内容
设计意图
表达方式
②工作原理
③输出特性
二. P沟道增强性MOS管的结构和工作原理
2.MOS分立元件构成非门（反相器）
→
3.分立元件二极管和MOS管构成与非及或非门
4.CMOS集成逻辑门电路
一．CMOS反相器工作原理
当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管。
基本电路组成与工作原理
电压传输特性和电流传输特性
此处提醒：CMOS反相器CD段两个MOS管处于恒流区且沟道相同，此时电流达到最大值。
此处强调：噪声容限在实际应用中的意义，特别是带动负载较重的情况下对电路可靠性的影响。
此处解释：CMOS静态输入特性主要是由保护电路产生的。
此处强调：输出特性不仅与带动负载能力相关，而且还要顾及芯片的功耗和噪声容限，负载太重影响电路使用寿命和降低了噪声容限，最终电路可靠性和耐用性均被降低。
用问题激发学生听课的兴趣。
3．对上述问题的逐一讲解、解答。
3.1复习MOS管结构及工作原理
3.2讲解MOS分立元件构成逻辑非门工作原理
3.3讲解MOS分立元件构成逻辑与非及或非门工作原理
3.4讲解CMOS集成逻辑门电路
3.4.1讲解CMOS反相器电路组成及工作原理
3.4.2讲解CMOS反相器电路各种特性
半导体集成电路复习题及答案
半导体集成电路复习题及答案第8章动态逻辑电路填空题对于⼀般的动态逻辑电路，逻辑部分由输出低电平的⽹组成，输出信号与电源之间插⼊了栅控制1、极为时钟信号的 ,逻辑⽹与地之间插⼊了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于⼀个级联的多⽶诺逻辑电路，在评估阶段：对PDN⽹只允许有跳变，对 PUN⽹只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接⼊。
【答案：】解答题从逻辑功能，电路规模，速度3⽅⾯分析下⾯2电路的相同点和不同点。
从⽽说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使⽤了2个MOS管，图A使⽤了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的⼀半。
图B的逻辑功能部分全部使⽤NMOS管，图A即使⽤NMOS也使⽤PMOS，由于NMOS的速度⾼于PMOS，说明动态组合逻辑电路的速度⾼于静态电路。
2、分析下⾯的电路，指出它完成的逻辑功能，说明它和⼀般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与⼀般动态组合逻辑电路相⽐，它增加了⼀个MOS管M kp,这个MOS 管起到了电荷保持电路的作⽤，解决了⼀般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的⼯作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下⾯电路，说明动态组合逻辑电路的⼯作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插⼊的时钟信号PMOS,NMOS逻辑⽹和逻辑⽹与地之间插⼊的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置⾼电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截⾄，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑⽹处于特定逻辑时，电路输出OUT被接到地，输出低电平。
大规模集成电路(3)
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作业题 8-1 8-2 8-3 8-5 8-6
2021/3/9
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保存的信息不易丢失。 动态存储单元：利用MOS的栅极电容来存储信
息。由于电容的容量很小，以及漏电流的存在，为 了保持信息，必须定时给电容充电，通常称为刷新。
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一.六管静态存储单元
图8-2-3所示为用6只N沟道增强型MOS管组成的静态单元,其中 T1~T2管组成RS触发器,T5~T6管为门控管,作为模拟开关使用,以 控制触发器的Q端、Q 端与位线Bj、B之间的联系。现在分析 它的工作原理：Biblioteka 2021/3/916
三.RAM容量的扩展
1.1024*4位RAM
图8-2-7为1024*4位RAM的结构框图,其中4096个存储单元 排列成64*64矩阵,10位地址码分成两组译码,A4~A9,6位地址 码加到行地址译码器上,其译码器的输出为X0~X63,从64行存 储单元中选出指定的一行,另外4位地址码加到列地址译码器, 其输出为Y0~15,再从已选中的一行里选出要进行读/写的4个 存储单元.
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256×8RAM需256×1RAM的芯片数为：
N
总存储容量 一片存储容量
2568 2561
8
将256×1的图R8A-1M0 扩RA展M为位扩25展6×8的RAM
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3. 字扩展法
将多片存储器经适当的连接，组成字数更多，
而位数不变的存储器。
例：由1024×8的 RAM扩展为4096×8的RAM。
第八章 大规模集成电路
大规模集成电路是指集成度达到每片包含1000个元件（或 等效100个门）以上的集成电路，而超超大规模的集成电路， 每片元件数可达百万个。
半导体集成电路课程教学大纲
《半导体集成电路》课程教学大纲（包括《集成电路制造基础》和《集成电路原理及设计》两门课程）集成电路制造基础课程教学大纲课程名称：集成电路制造基础英文名称：The Foundation of Intergrate Circuit Fabrication课程类别：专业必修课总学时：32 学分：2适应对象：电子科学与技术本科学生一、课程性质、目的与任务：本课程为高等学校电子科学与技术专业本科生必修的一门工程技术专业课。
半导体科学是一门近几十年迅猛发展起来的重要新兴学科，是计算机、雷达、通讯、电子技术、自动化技术等信息科学的基础，而半导体工艺主要讨论集成电路的制造、加工技术以及制造中涉及的原材料的制备，是现今超大规模集成电路得以实现的技术基础，与现代信息科学有着密切的联系。
本课程的目的和任务：通过半导体工艺的学习，使学生掌握半导体集成电路制造技术的基本理论、基本知识、基本方法和技能，对半导体器件和半导体集成电路制造工艺及原理有一个较为完整和系统的概念，了解集成电路制造相关领域的新技术、新设备、新工艺，使学生具有一定工艺分析和设计以及解决工艺问题和提高产品质量的能力。
并为后续相关课程奠定必要的理论基础，为学生今后从事半导体集成电路的生产、制造和设计打下坚实基础。
二、教学基本要求：1、掌握硅的晶体结构特点，了解缺陷和非掺杂杂质的概念及对衬底材料的影响；了解晶体生长技术（直拉法、区熔法），在芯片加工环节中，对环境、水、气体、试剂等方面的要求；掌握硅圆片制备及规格，晶体缺陷，晶体定向、晶体研磨、抛光的概念、原理和方法及控制技术。
2、掌握SiO2结构及性质，硅的热氧化，影响氧化速率的因素，氧化缺陷，掩蔽扩散所需最小SiO2层厚度的估算；了解SiO2薄膜厚度的测量方法。
3、掌握杂质扩散机理，扩散系数和扩散方程，扩散杂质分布；了解常用扩散工艺及系统设备。
4、掌握离子注入原理、特点及应用；了解离子注入系统组成，浓度分布，注入损伤和退火。
第八章 MOS基本逻辑单元
VOL = 2[(VOH − VTE ) − (VOH − VTE ) 2 −
βR
[−VTL (VOL )]2 ]
可见与非门的V 可见与非门的 OL为反相器的两倍 为了得到与反相器相同的V 为了得到与反相器相同的 OL需要 增大驱动管的尺寸。增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示 但是为了得到与反相器相同的V 所示， 如图 所示，但是为了得到与反相器相同的 OL，每个驱 动管长度应增大N倍 为输入端数）。 动管长度应增大 倍（N为输入端数）。 为输入端数
2 2
比较（ ）（ ）（4） 比较（3）（ ）得：
♠
β
eff
=
β 1β β +β
1
2 2
同理可推出N个管子串联使用时， 同理可推出 个管子串联使用时，其等效增益因子 个管子串联使用时 为： 1 = β eff N 1
∑
i = 1
β
i
二、两管并联： 两管并联：
Vd
Vg
Vg T2 β2 Vg Vd Ids β eff
NMOS逻辑以或非门为主。 逻辑以或非门为主。 逻辑以或非门为主
8.1.3 NMOS组合逻辑电路 组合逻辑电路
P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 图 为 的组合逻辑电路，其逻辑关系。。。 的组合逻辑电路 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支 输出低电平 最坏情况发生在 路导通时。 路导通时。 晶体管器件参数W/L的取值：如果 的取值： 晶体管器件参数 的取值 如果(W/L)A和(W/L)B是最小宽长比 电路可简化为一个二输入的或非电路（为什么？） ？）， 值，则电路可简化为一个二输入的或非电路（为什么？），此时 值为： 的VOL值为：
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V G V T V D ] (3)
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较（3）（4）得：
1
eff 1
2 2
同理可推出N个管子串联使用时，其等效增益因子 为：
2 2
2
将上式代入（1）得：
V G V T V M
2 1 2 2 V V VS V V VD 1 2 G T 1 2 G T
2
I DS1
由等效管得：
[ V G V T V S
1 2 1 2
VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示，但是为了得到与反相器相同的VOL，每个驱 动管长度应增大N倍（N为输入端数）。
VOL (VOH VTE ) (VOH VTE ) 2
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？）
8.1.2 NMOห้องสมุดไป่ตู้与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS ,A ] 2 k B [2(VOH VTB )VDS , B VDS ,B ]
第八章 MOS基本逻辑单元
8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.4 影响门的电气和物理结构设计的因素 8.6 传输门逻辑 8.7 RS触发器 8.9 D触发器
MOS管的串、并联特性
晶体管的驱动能力是用其导电因子β 来表示的， β 值越大，其驱动能力越强。多个管子的串、并 情况下，其等效导电因子应如何推导？
8.4.2 衬偏调制效应
与输出端相连的NMOS管的源极电位与衬底电位不相等， 则该开关管速度就较慢。 （如图8.24a所示） A，B，C三个NMOS截止，D管导通之后又截止，将D 管源极电容C1充电至高电平；所有输入同时变为高电平， 由于D管源极电容C1将通过ABC三个管放电，C1电荷被 放掉后D管才导通，D管导通速度较慢。
eff
i 1
N
1 1
i
二、两管并联：
Vd
Vg
Vg T2 β 2 Vg Vd Ids β eff
T1 β 1
Vs
Vs
I I
DS
DS
V G V T V D ] [ V G V T V S V G V T V D ]
I DS 1 I DS 2 (
8.2.1 CMOS互补逻辑
CMOS与非门
CMOS或非门
8.2.2 伪NMOS结构 提供了一种再CMOS逻辑中模拟NMOS电路的方法
优点：由于输入函数的每个变量仅用 一个MOS管，所以最小负载可以是一个 单位栅极负载。 而CMOS负载是两个单位栅极负载。 主要问题：“下拉电路”导通时要产生 静态功耗。
NMOS逻辑以或非门为主。
8.1.3 NMOS组合逻辑电路
P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支 路导通时。 晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比 值，则电路可简化为一个二输入的或非电路（为什么？），此时 的VOL值为：
Z AB C( D E)
8.2.3动态CMOS逻辑
其核心是一个NMOS管逻辑块 缺点：1）输入信号只能在预充 期间内改变 2）简单的单相时钟动态 CMOS门不能进行级联
预充管：充电到VDD
求值管：有条件的放电
Z AB C( D E)
1
0
Z 高电平
Ф
Ф N1
2 kE [2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
VOL (VOH VTE ) (VOH VTE ) 2
1
NMOS或非门
R
[VTL (VOL )]2
R
kA kL
2 (kA kB )[2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
预充
求值
没有继续放电
N2
继续放电
Ф 图8.14 级连的动态CMOS逻辑
第二个N型逻辑块的输入求值期间 变化了
8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 （如图8.22所示MOS管串联和并联） m个NMOS串联下降时间为tm，k个PMOS管串联上升 时间为kt 并联则下降上升时间下降为原来的t/m和t/k
eff
1
2
)[ V G V T V S
2
2
2
2
eff
1
2
同理可证，N个Vt相等的管子并联使用时：
eff
N i 1
i
8.1 NMOS逻辑结构
8.1.1 NMOS或非门电路 负载是耗尽型NMOS管。 输入都是0时，两个驱动管同时截止， 输出高电平； 有一管输入1时，输出低电平；
一、两管串联：
Vd T1 β 1 Vm T2 β 2 Vd Vg Ids Vs β eff
Vg
Vs
设：Vt相同，工作在线性区。
I DS1 1 V G V T V M V G V T V D (1)
2 2
I DS1 I DS 2
I DS2 2 V G V T V S V G V T V M (2)
VOL (VOH VTE ) (VOH VTE ) 2
1
R, A
1
[VTL (VOL )]2
或
VOL (VOH VTE ) (VOH VTE ) 2
R,B
[VTL (VOL )]2
图8.8异或门
8.2 CMOS逻辑结构
CMOS逻辑门分析方法与NMOS相似，但是CMOS可以 设计成无比的电路。