14组合逻辑电路、触发器和时序逻辑电路
第11章触发器和时序逻辑电路
第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.
数字电路与逻辑设计第5章时序逻辑电路
(b) 74194构成扭环形计数器
Q and A Q ：电路是否具备自启动特性？请检验。
77
➢ 检验扭环形计数器的自启动特性
模值M＝2n=2×4=8 状态利用率稍高；环 形计数器和扭环形计 数器都具有移存型的 状态变化规律，但它 们都不具有自启动性
10
分析工具 常见电路
状态转移真值表 状态方程 状态转移图 时序图
数码寄存器 移位寄存器 同步计数器 异步计数器
11
5.2.1 时序逻辑电路的分析步骤
12
例1:分析图示时序逻辑电路
解 ➢ 1. 写激励方程:
13
➢ 2. 写状态方程和输出方程:
根据JK触发器特性方程：Qn1 J Qn K Qn
LD
置入控制输入
CP
时钟输入
CR
异步清0输入
CTT ，CTP 计数控制输入
输出端子
Q0～Q3 数据输出
CO
进位输出
CO
Q3n
Q
n 2
Q1n
Q0n
26
➢ 功能表:
27
2.十进制同步计数器（异步清除）74160
➢ 逻辑符号: ➢ 功能表:
CO Q3n Q0n
28
3.4位二进制同步计数器（同步清除）74163
51
1.二-五-十进制异步计数器7490
52
CT7490： 2-5-10进制异步计数器
4个触发器（CP1独立触发FF0实现二分频，
CP2独立触发FF1、FF2、FF3构成的五分频计数器）
异步清0输入 R01、 R02
异步置9输入 S91、S92
可实现 8421BCD 和 5421BCD计数
触发器和时序逻辑电路
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
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(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
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只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
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返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
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14.1 双稳态触发器
14.1.1 RS 触发器
触发器Flip-Flops和时序电路
组合逻辑电路组成，能够将输入信号向左或向右移动指定的位数。
时序电路的应用
数字逻辑控制
时序电路在数字逻辑控制中有着 广泛的应用，例如在计算机、数 字交换机、数控机床等设备中， 都需要使用时序电路来实现数字
逻辑控制。
通信技术
在通信技术中，时序电路被广泛 应用于数字信号处理、调制解调、
信道编码等领域。
自动控制
寄存器
寄存器是一种常见的触发器与时序电 路的组合，它由多个触发器组成，用 于存储二进制数据。
计数器
计数器是一种能够自动计数输入脉冲 个数的时序电路，它由多个触发器和 门电路组成。
05 触发器Flip-flops和时序 电路的优化与挑战
触发器Flip-flops的优化策略
减少功耗
通过降低时钟频率、使用低功耗设计 和工艺、以及优化时钟网络来降低功 耗。
触发器Flip-flops是数字逻辑电路 中的基本存储单元，用于存储二进 制状态（0或1）。
工作原理
触发器Flip-flops采用双稳态电路 ，通过时钟信号控制数据输入和 输出，实现状态的存储和切换。
触发器Flip-flops的类型
01
02
03
JK触发器
具有置0、置1、翻转和保 持四种功能，通过改变时 钟信号的相位实现不同操 作。
提高速度
通过优化触发器的结构、减少内部延 迟和传播延迟，以及采用更快的时钟 源来提高速度。
减小面积
通过优化设计、采用更小的单元尺寸 和更高效的布局布线技术来减小面积。
提高可靠性
通过采用冗余设计、错误检测和纠正 技术以及容错逻辑来提高可靠性。
时序电路的优化策略
优化时钟网络
通过减少时钟源的数量、降低时钟频率、 优化时钟分布和减少时钟偏斜来优化时钟
简述组合逻辑电路与时序逻辑电路的区别
简述组合逻辑电路与时序逻辑电路的区别
组合逻辑电路与时序逻辑电路是电子学中的两种基本电路，它们在构成计算机中占据重要的地位。
它们之间有许多不同之处。
其一，它们的输入和输出不同。
组合逻辑电路仅仅根据当前的输入状态，立即输出相应的结果。
而时序逻辑电路则需要一系列排序的输入，然后根据输入的次序，才能输出一个结果。
其次，它们的工作原理也不相同。
组合逻辑电路的工作原理是根据输入信号，直接输出结果。
而时序逻辑电路则需要根据输入信号来切换内部状态，随后根据内部状态来输出结果。
此外，这两种电路也展现出不同的分析方法。
组合逻辑电路的分析和设计，可以使用逻辑表达式和逻辑图这样的理论工具。
而时序逻辑电路的分析和设计，则要依靠时序表和时序图等理论工具。
总之，组合逻辑电路与时序逻辑电路的区别就是输入和输出、工作原理、分析方法等不一样。
时序逻辑电路
第五章时序逻辑电路前面介绍的组合逻辑电路无记忆功能。
而时序逻辑电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，或者说与电路以前的输入状态有关，具有记忆功能。
触发器是时序逻辑电路的基本单元。
本章讨论的内容为时序逻辑电路的分析方法、寄存器和计数器的原理及应用。
第一节时序逻辑电路的分析一、概述1、时序逻辑电路的组成时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。
图中外部输入信号用X（x1，x2，…，x n）表示；电路的输出信号用Y（y1，y，…，y m）表示；存储电路的输入信号用Z（z1，z2，…，z k）表示；存储电2路的输出信号和组合逻辑电路的内部输入信号用Q（q1，q2，…，q j）表示。
图5-1 时序逻辑电路的结构框图可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。
存储电路通常由触发器组成。
2、时序逻辑电路逻辑功能的描述方法用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。
（1）逻辑表达式图5-1中的几种信号之间的逻辑关系可用下列逻辑表达式来描述：Y =F(X，Q n)Z =G(X，Q n)Q n+1=H(Z，Q n)它们依次为输出方程、状态方程和存储电路的驱动方程。
由逻辑表达式可见电路的输出Y不仅与当时的输入X有关，而且与存储电路的状态Q n有关。
（2）状态转换真值表状态转换真值表反映了时序逻辑电路的输出Y、次态Q n+1与其输入X、现态Q n的对应关系，又称状态转换表。
状态转换表可由逻辑表达式获得。
（3）状态转换图状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。
（4）波形图波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。
应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。
电工学概论之门电路和组合逻辑电路
数字电路按照功能的不同分为两类： 组合逻辑电路；时序逻辑电路。
第 13 章 门电路和组合逻辑电路
第 14 章 触发器和时序逻辑电路
第13章 门电路和组合逻辑电路
数字电路按照功能的不同分为两类：组合逻辑电路； 时序逻辑电路。
组合逻辑电路的特点：只由逻辑门电路组成，它的输 出变量状态完全由当时的输入变量的组合状态来决定，而 与电路的原来状态无关，它不具有记忆功能。
第13章 门电路和组合逻辑电路
13.1 基本门电路及其组合
13.1.1 逻辑门电路的基本概念 门电路：实现各种逻辑关系的电路。
分析逻辑电路时只用两种 相反的工作状态，并用 1 或 0 表示。如开关接通用 1 表示， 开关断开用 0 表示。灯亮可用 1 表示，灯灭可用 0 表示。
正逻辑系统：高电位用 1 表示，低电位用 0 表示。
已知组合逻辑电路图，确定它们的逻辑功能。 分析步骤： (1)根据逻辑图，写出逻辑函数表达式 (2)对逻辑函数表达式化简或变换 (3)根据最简表达式列出状态表
(4)由状态表确定逻辑电路的功能
第13章 门电路和组合逻辑电路
[例 2] 分析下图逻辑电路的功能。
& AAB
ቤተ መጻሕፍቲ ባይዱA B
& AB
&Y
&
B AB
Y AABB AB AAB B AB
Ai Bi
Si 全加器
Ci-1
CI CO Ci 逻辑符号
Ci-1：来自低位的进位 Ci：向高位的进位
A( A B) B( A B) AB AB AB
功能：当 A、B 取值不相同时， 输出为 1，是异或门。
A =1
B
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路的区别：组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。
时序逻辑电路任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。
也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。
时序逻辑电路简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。
时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。
它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。
时序逻辑电路与组合逻辑电路的区别
时序逻辑电路与组合逻辑电路的区别时序逻辑电路和组合逻辑电路是数字电路中两种最基本的电路类型。
它们在功能和设计上存在一些重要的区别，本文将详细讨论这两种电路的区别。
一、概念和定义1. 组合逻辑电路：组合逻辑电路是一种只依赖于当前输入信号的电路。
它的输出仅由输入信号决定，而与输入信号的顺序无关。
组合逻辑电路通过逻辑门（如与门、或门、非门等）的组合来实现特定的功能。
2. 时序逻辑电路：时序逻辑电路是一种依赖于当前输入信号和过去输入信号的电路。
它的输出不仅由当前输入信号决定，还受到过去输入信号的影响。
时序逻辑电路通过触发器、计数器等元件来存储和处理信息。
二、功能特点1. 组合逻辑电路：组合逻辑电路的输出仅由当前输入信号决定，它们之间没有存储元件，因此其输出对于同一组输入始终是确定的。
组合逻辑电路通常用于执行布尔运算、逻辑运算和算术运算等。
2. 时序逻辑电路：时序逻辑电路的输出不仅受当前输入信号的影响，还受到过去输入信号的影响。
时序逻辑电路中的触发器和计数器等存储元件可以存储信息，并且可以根据时钟信号的控制进行状态转换。
时序逻辑电路通常用于实现时序控制、状态机和时钟同步等功能。
三、设计方式1. 组合逻辑电路：组合逻辑电路的设计是基于真值表或卡诺图进行的。
通过对输入和输出之间的关系进行分析，使用逻辑门来实现所需的功能。
2. 时序逻辑电路：时序逻辑电路的设计需要考虑状态转换和时序控制。
通过定义状态和状态转移条件，使用触发器和计数器等存储元件来实现所需的功能。
四、时序性和稳定性1. 组合逻辑电路：组合逻辑电路的输出几乎是瞬时的，即输入信号发生变化后，输出信号立即改变。
组合逻辑电路对输入信号的变化非常敏感，输入信号的微小变化可能导致输出信号的剧烈波动。
2. 时序逻辑电路：时序逻辑电路的输出在时钟信号的控制下进行状态转换，输出信号的改变需要经过一定的延迟。
时序逻辑电路对输入信号的变化具有一定的容忍度，输入信号的瞬时变化不会立即反映在输出信号上。
时序逻辑电路14
功能说明： 当 CR = 1 时，计数器置零。
当 CR = 0 时，计数器输出状态与 LD、CP+ 与CP- 有关。
当 LD = 0 时，QA、QB、QC 、QD 由输入数据A、B、C、D
直接控制，达到预置数码之目的。
当 LD = 1 时，若计数脉冲从 CP+ 端输入则进行加法计数； 若计数脉冲从 CP- 端输入则进行减法计数。
在电源 Vcc 和地之间接入一只 0.1 µF 的旁路电容。与 CT74LS194 相容的
组件有 CC40194 和 C422 等。
CT74LS194 功能表
CR
M1
M0
0
x
x
1
0
0
1
0
1
1
1
0
1
1
1
功能
清零 保持 右移 左移 并行输入
14.2.3 环形脉冲分配
环形脉冲分配器：使一个矩形脉冲，按一定的顺序在输出 端 Q0 ~ Q3 之间，轮流分配反复循环输出的电路。
14.2.2 移位寄存器
在实际应用中，经常要求寄存器中数码能逐位向左或向右 移动。
一、单向移位寄存器
1．右移寄存器 各触发器的输出端 Q 与右邻触发器 D 端相连；各 CP 脉冲 输入端并联；各清零端并联。
工作过程：
寄存器初始状态 Q0Q1Q2Q3 = 0000，D0D1D2D3 = 0000，输入 数据为 1010； 第 1 个 CP上升沿出现前：Q3Q2 Q1Q0 = 0000，D3D2D1D0 = 0000 第 1 个 CP 上升沿出现时：Q0Q1Q2Q3 = 0000，D0D1D2D3 = 1000 第 2 个CP 上升沿出现时：Q0Q1Q2Q3 = 1000，D0D1D2D3 = 0100 第 3 个 CP 上升沿出现时：Q0Q1Q2Q3 = 0100，D0D1D2D3 = 1010 第 4 个 CP 上升沿出现时：Q0Q1Q2Q3 = 1010
时序逻辑和组合逻辑的详解
时序逻辑和组合逻辑的详解时序逻辑和组合逻辑是数字电路设计的两种基本逻辑设计方法，它们在数字系统中起着至关重要的作用。
时序逻辑是一种依赖于时钟信号的逻辑设计方法，通过定义在时钟信号上升沿或下降沿发生的动作，来确保逻辑电路的正确性和稳定性。
而组合逻辑则是一种不依赖时钟信号的逻辑设计方法，其输出只取决于当前的输入状态，不受到时钟信号的控制。
本文将分别对时序逻辑和组合逻辑进行详细的阐释，并比较它们在数字电路设计中的应用和特点。
时序逻辑首先来看时序逻辑，它是一种将输入、输出和状态信息随时间推移而改变的逻辑系统。
时序逻辑的设计需要考虑到时钟信号的作用，时钟信号的传输速率影响了时序逻辑电路的稳定性和响应速度。
时钟信号的频率越高，电路的工作速度越快，但同时也会增加功耗和故障率。
因此，在设计时序逻辑电路时，需要充分考虑时钟频率的选择，以及如何合理地控制时钟信号的传输和同步。
时序逻辑电路通常由触发器、寄存器、计数器等组件构成，这些组件在特定的时钟信号下按照预定的顺序工作，将输入信号转换成输出信号。
时序逻辑电路的设计需要满足一定的时序约束，确保信号在特定时间内的传输和处理。
时序约束包括激发时序、保持时序和时序延迟等，这些约束在设计时序逻辑电路时至关重要，一旦违反可能导致电路不能正常工作或产生故障。
时序逻辑的一个重要应用是时序控制电路，它在数字系统中起着至关重要的作用。
时序控制电路通过时序逻辑实现对数据传输、状态转换和时序控制的精确控制，保证系统的正确性和稳定性。
时序控制电路常用于时序逻辑电路的设计中，例如状态机、序列检测器、数据通路等，它们在计算机、通信、工控等领域都有广泛的应用。
时序逻辑还常用于时序信号的生成和同步，如时钟信号、复位信号、使能信号等。
时序信号的生成需要考虑电路的稳定性和同步性，确保各个部件在时钟信号的控制下协调工作。
时序信号的同步则是保证各个时序逻辑电路之间的数据传输和处理是同步的，避免数据冲突和错误。
组合逻辑电路与时序逻辑电路
（1）根据给定的逻辑原理电路图， 由输入到输出逐级推导出输出逻辑函 数表达式。
（2）对所得到的表达式进行化简和 变换，得到最简式。
（3）依据简化的逻辑函数表达式列 出真值表，根据真值表分析、确定电 路所完成的逻辑功能。
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电子电工技术基础
11.1.2 编码器
在数字电路中，经常要把输入的各种 信号（例如十进制数、文字、符号等）转 换成若干位二进制码，这种转换过程称为 编码。
在数字系统中，通常由时钟脉冲CP来 控制触发器按一定的节拍同步动作，即在 时钟脉冲到来时输入触发信号才起作用。
由时钟脉冲控制的RS触发器称为同步 RS触发器，也称为钟控RS触发器，时钟脉 冲CP通常又称为同步信号。
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1．电路结构
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1．电路组成和电路符号
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图11.14 CT5449外引脚排列图
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11.2 触发器
在数字电路和计算机系统中，需要具 有记忆和存储功能的逻辑部件，触发器就 是组成这类逻辑部件的基本单元。
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11.2.1 基本RS触发器
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1．通用译码器
通用译码器常用的有二进制译码器、 二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线 译码器。
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周测14组合逻辑电路、触发器和时序逻辑电路
一、单项选择题(每题2分,共20分)
（ ）1.以下能防止空翻现象的触发器是________
A.基本RS 触发器
B.同步RS 触发器
C.主从RS 触发器
D.RS 触发器
（ ）2.构成加法器的基本电路是________
A.基本放大电路
B.限幅电路
C.门电路
D.触发器
（ ）3.用二进制异步计数器从零计到十进制数50，至少需要触发器的个数为________
A.S
B.6
C.7
D.4
（ ）4.寄存器主要用于________
A.存储数码和信息
B.水久存储二进制数码
C.存储十进制数码
D.暂存数码和信息
（ ）5.如果要存储6位二进制数码通常要用________个触发器来构成寄存器。
A.2
B.3
C.6
D.12
（ ）6.抗千扰能力较差的触发方式是________
A.同步触发
B.上升沿触发
C.下降沿触发
D.主从触发
（ ）7.二—十进制译码器有________
A.3个输入端，8个输出端
B.4个输入端，10个输出端
C.4个输入端，9个输出端
D.3个输入端，9个输出端
（ ）8.七段显示译码器要显示数“2”则共阴极数码显示器的a —g 引脚的电平应为________
A.1101101
B.1011011
C.1111011
D.1110000
（ ）9.3位二进制编码器输人信号为1时,输出Y2Y1Y0。
=
A. 100
B.110
C.011
D.101
（ ）10.十进制数(67)10码对应的8421码是________
A.10000111
B.1100111
C.1100011
D.1100110
二、判断题(每题2分,共20分)
（ ）1.JK 触发器的特性方程是N N N Q K Q J Q +=+1。
（ ）2.主从RS 触发器工作分两拍进行，先是从触发器工作再是主触发器工作。
（ ）3.半导体数码管是将发光管排列成“日”字形状制成的。
（ ）4.译码器属于组合逻辑电路，其输入的具有特定含义的二进制的代码，输出的是数字而不是信号。
（ ）5.组合逻辑电路的分析是指根据实际问题设计出相应的逻辑电路图。
（ ）6. 数码显示器属于时序逻辑电路类型。
（ ）7.移位寄存器每输入一个脉冲时，不一定只有一个触发器翻转。
（ ）8.将JK 触发器的JK 端连在一起作为输人端，就构成了D 触发器。
（ ）9.触发器能够存储一位二值信号。
（ ）10.主从触发器电路中，主触发器和从触发器输出状态的翻转是同时进行的。
三、填空题（每题2分，共20分）
1.由或非门组成的基本RS 触发器输人信号不允许R=________，S=________。
2.T 触发器要预先设置为1状态,应将D S 设置为________电平，D R 设置为________电平。
3.具有置0、置1功能的触发器是________。
4.组合逻辑电路不具有________功能，它的输出直接由电路的________所决定，与输入信号作用前的电路状态无关。
5.逻辑电路按其逻辑功能和结构特点可分为两大类，一类为________________，另一类为________________。
6.从器件特性来分，数字集成电路有________和________两大类。
7.计数器按计数时各触发器状态转换与计数脉冲是否同步，可分为________计数器和________计数器。
8.时序逻辑电路由具有控制作用的________和具有________功能的触发器构成。
9.若需要每输人1024个脉冲，分额器能输出一个脉冲，则这个分额器最少需要的触发路个数为________个。
10.N进制计数器状态转换的特点是设定初态后，每来________个CP脉冲，计数器又重回初态。
四、简答题（每题5分，共20分）
1.组合正辑电路的分析方法。
2.时序逻辑电路的功能。
五、综合分析疆:(每题10分，共20分)
1.如图所示触发器中，分析每个触发器的功能，并指出那个触发器具有计数功能。
2.试分析图时中还餐电路的工作原理要求:
(1)列出社本衣状态转换图。
(2)说明计数器的逻辑功能。
3.有A、B、C三条皮带传动机，送货方向为A→B→C，为防止物品在传动带上堆积，造成落地损坏要求：C停B必停，B停A必停，否则就发出报警信号，设计该逻辑电路。