锁相环PLL设计调试小结

锁相环设计调试小结

一、系统框图

二、锁相环基础知识及所用芯片资料（摘录）

（一）、并行输入 PLL （锁相环）频率合成器MC145152-2

MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.

10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器

(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。 MC145152 的功能：

* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*

用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器

MC145152 环路滤波器 LPF

压控振荡器 MC1648

分频器

MC12017

频率输出

引脚说明：

N0-N9 （11-20 ）：÷ N 计数器的编程输入端。当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。N0 为最低位，N9 为最高位。上拉电阻保证输入端在断开时停留在逻辑“ 1 ”，而只需一个SPST 单掷开关将数据改变到逻辑“ 0 ”状态。

A0-A5(23，21，22，24，25，10)：÷ A 计数器的编程输入端。这些 A 输入决定了 fin 的时钟周期数，它使 MC 输出端上出现所需的逻辑电平(见双模前置分频器)。A输入都有内部上拉电阻，足以保证所有输入端在断开时保持逻辑“1”。

OSCin,OSCout(27,26)：参考振荡器输入/输出端。当这些引脚和一个外部并联谐振晶体相连时，便组成了一个在片参考振荡器。但在OSCin 和 OSCout 连至地之间应接上适当数值的调频电容（一般为 15pF 左右）。 OSCin 也可作为外部参考信号的输入端。该信号一般是以交流方式耦合到 OSCin ；但是对于振幅较强的信号（标准 CMOS 逻辑电平），直流耦合也是可适用的。在外接参考模式中，OSCout 不需要任何连接。

LD(28)：锁定检测器信号输出端。当环路处于锁定状态时，输出信号为高电平（即 fv和fr 为同相且同频）；当环路处于失锁状态时输出为低电平。

ΦR和ΦV（7、8）：相位检测器输出端。PD 的输出引脚可在外部组合成环路的误差信号。设频率 fv 大于 fr 或 fv 相位超前，则ΦV 为低脉冲而ΦR 基本上保持高位;设频率 fv 小于 fr 或 fv 相位滞后，则ΦR 为低脉冲而ΦV 基本上保持高位;设频率 fv=fr 并且二者同相那么除了在极短时间内ΦV 和ΦR 为同相低脉冲，二者同时保持高位。

Fin(1)：÷ N 计数器和÷ A 计数器频率输入端。 fin 一般从双模前置分频器引出而以交流方式与本器件耦合。对于振幅较强的信号（标准 CMOS 逻辑电平），直流耦合也是可以的。

Vdd（ 3 ）：电源正极。其电压范围 +3V~+9V （相对于 Vcc ）。

Vss（ 2 ）：通常接地即电源负极。

RA0-RA2 （ 4-6 ）：基准分频器地址码输入端。用于选择基准分频器的分频比。通过对

12X8ROM 参考译码器和 12 比特÷ R 计数器进行编程，产生参考频率 fr。分频比有 8 种，其对应关系如下表所示。

MC（9）：模式控制端，输出的模式控制信号加到双模前置分频器即可实现模式变换。当 MC 为“ 0 ”时，双模前置分频器的分频比为 P+1 ，而当 MC 为“ 1 ”时，双模前置分频器的分频比为 P 。在计数周期的初期， MC 的电平将变成低，并继续保持低位，一直到÷ A 计数器从其编程值开始往下计数为止。在这一时刻，MC 升高并继续保持高位，一直到÷ N 计数器从其编程值起把剩余的数计完为止（即÷ N 计数器从÷ A 计数器计完后开始往下计数，此时计数值为 N-A ），然后 MC 重新调到低位，而计数器分别调回到它们的编程值，于是这一过程将重复出现。这一过程为编程总除数所提供的值为 N T =N*P+A ，式中 P 和 P+1分别对应于高和低电平的双模前置分频器的除数， N 和 A 分别表示按程序编入÷ N 和÷ A 计数器中的数。

（二）、双模前置分频器

双模前置分频器技术为频率合成器在高频时得到高度操作性能的一种方法。此方法能把低频编程计数器当作速度可达几百兆赫的高频可编程计数器使用。这种可能性还不致损害系统的分辨率和性能，而其结果等效于前置分频器应用了一个固定（单模）分频器。

在双模前置分频器中低速分频器必须单独配置，为了所需时间长短，必须应用特殊的控制逻辑来选择除数P或 P+1 。Motorola 的双模频率合成器就具有这一特点，因此它可以和不同类别的双模前置分频器一起使用。而允许使速度、复杂度和价值修整的系统的要求。前置分频器的除数 P 和 P+1 位于÷3/ ÷4 到÷128/÷129 的范围，它可用绝大多数的频率合成器来控制。

在这里介绍 MC12017 双模前置分频器：MC12017 是一个具有 8 引脚双列直插集成电路，工作电压从 4.5V 到 9.5V,工作频率最高为 225MHZ ，其输入/输出信号与 CMOS 电平兼容，如把引脚 2 和3 相接时可与TTL电平兼容，具有低功耗模式。