集成电路考试

第一章

1）什么是DRAM半节距？MPU/ASIC半节距？

答：DRAM半节距是指DRAM中位线的“线宽+间距”的一半。

MPU/ASIC半节距是指微处理器或专用集成电路中多晶硅线的“线宽+间距”的一半。

2）集成电路发展定律：集成电路的发展一直遵循着摩尔定律（芯片每8个月集成度翻一番，价格降一半）

3）金属氧化物场效应管（Metal-Oxide-Semiconductor Field Effect Transistor，简称MOSFET）

4）CMOS（Complementary MOS）集成电路：把p沟道MOS晶体管和n沟道MOS晶体管结合起来构成互补MOS 集成电路。P2

MOS晶体管比起双极晶体管结构简单、占用面积小，特别是MOS晶体管工作电流小功耗低，且便于隔离，这些优点非常有利于集成化。MOS晶体管和双极晶体管不同，工作室只有一种载流子参与导电，对NMOS是电子导电，对PMOS是空穴导电，因此，MOS晶体管又叫做单极晶体管。P19

第二章

1）掺杂作用：a通过扩散或离子注入改变材料的电阻率，或改变局部的杂质类型，形成pn结；

b掺杂工艺对集成电路也是非常重要的，因为半导体的导电性能与其中的杂质类型和杂质数量及分布

密切相关；

C为了避免高温过程对器件和电路性能的影响。P17

2）MOS晶体管的源区、沟道区和漏区统称为有源区，它是MOS晶体管的有效工作区。有源区以外统称为场区。

P22

3）一个MOS晶体管有4个引出端：栅极（G）、源极（S）、漏极（D）和体端即衬底（B）。

MOS管由源区、沟道区和漏区3个区域构成。

由于栅极通过二氧化硅绝缘层和其他区域隔离，MOS晶体管又叫做绝缘栅场效应晶体管。P18

4）什么是闩锁效应？P27

答：如果外界噪声或其他干扰使V out高于Vdd或低于0，则引起寄生双极晶体管Q3或Q4导通，而Q3或Q4导通又为Q1或Q2提供了基极电流，并通过Rw或Rs使Q1或Q2的发射结正偏，导致Q1或Q2导通。由于Q1和Q2交叉耦合形成正反馈回路，一旦其中有一个晶体管导通，电流将在Q1和Q2之间循环放大。若Q1和Q2的电流增益乘积大于1即β1β2>1，将使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压（V on+Vces），这就是闩锁效应。其中V on是双极晶体管发射结导通电压，Vces是双极晶体管饱和压降。图见P27（b）

5）防止闩锁效应的主要措施：P27

答：1减小阱区和衬底的寄生电阻Rw和Rs，合理选择阱区和衬底掺杂选度；

2降低寄生双极晶体管的增益，增大基区宽度可以降低双极晶体管的增益；

3使衬底加反向偏压；

4加保护环；

5用外延衬底；

6采用SOICMOS技术是消除闩锁效应的最有效途径。

6）CMOS版图设计规则尺寸限制：P28

1各层图形的最小尺寸即最小线宽；

2同一层次图形之间的最小间距；

3不同层次图形之间的对准容差，或叫套课间距。

第三章

1）MOS晶体管的阈值电压定义为沟道区源端半导体表面达到强反型所需要的栅压，假定源和沉底共同接地（对NMOS）。P87

阈值电压公式：Tt=V fb+2φf-Qbm/C ox; P88

公式组成：MOS结构的平带电压+栅氧化层上电压降（2倍半导体衬底的责米势）+半导体表面耗尽层上的电压降2)影响阈值电压的因素：P89

1栅电极材料，不同栅电极材料与硅衬底之间的功函数差不同。2栅氧化层，栅氧化层的质量和厚度都会影响阈值电压。3衬底掺杂浓度，提高衬底掺杂浓度，可以增大本征阈值。

3）体效应？P91

当MOS晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响叫做衬偏效应或体效应。

作用：对深亚微米及纳米器件则可以利用体效应实现动态阈值控制。

在电路工作时加小的正向衬底偏压，使Vt减小，电流增大，有利于提高速度。

在器件截止时，加较大的负衬底偏压，使Vt增大，减小亚阈值电流，有利于降低功耗。

4）在φf<=φs<=2φf这个范围，MOS晶体管处于表面弱反型状态，这个区域叫做亚阈值区。P100

5）亚阈值电流的特点见P101

6）导电因子可以表示为：K=（1/2）(W/L)K’，K’=μeff Cox P99

MOS晶体管的导电因子由两方面因素决定：其中K’叫做本征导电因子，主要决定于制作工艺；MOS晶体管的宽长比（W/L）是设计因素，有电路设计者决定。

7）栅极电容计算见P106

8）短沟道效应：MOS晶体管沟到越短，源、漏区pn结耗尽层电荷在总的沟道区耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小而下降，这就是短沟道效应（SCE）。P119 9）窄沟道效应：边缘效应引起耗尽层电荷增加，从而使阈值电压增大，这就是窄沟道（窄宽度）效应。P123 10）双极晶体管结构特点：自对准工艺、多晶硅发射极技术和深槽隔离。P63

11）带参数的交流小信号模型在P172有例题，把参数求出来后再带入P168中的（1）图里就可得到。

12）本征晶体管的EM模型：1端电流和结电流关系P150

2结电流和结电压关系P151

3端电流和结电压的关系P151

常用的EM模型等效电路P156~157

13）晶体管的特征频率：P174

14）

第四章

1）有比反相器定义：在输出低电平时，驱动管和负载同时导通，其输出低电平由驱动管导通电阻和负载管导通电阻的分压决定。

2）无比反相器定义：在输出低电平时只有驱动管导通负载截止，理想情况下，输出低电平为0.

3）CMOS——Complementany Metal-Oxide-Semiconductor 互补金属-氧化物-半导体集成电路。P2

4）静态特性定义：

VOH：输出电平为逻辑“1”时的最大输出电压

VOL：输出电平为逻辑“0”时的最小输出电压

VIL：仍能维持输出为逻辑“1”的最大输出电压

VIH：仍能维持输出为逻辑“0”的最小输出电压

Vm：（逻辑阈值）：输入等于输出

5）推导Vil，Vih的表达式（见PPT第2页）及噪声容限计算（见PPT第1页或笔记第8、9项）

6）CMOS瞬态特性：P222~224

1上升时间：上升时间tr是输出从0.1Vdd上升到0.9Vdd所需要的时间；推导见P223

2下降时间：下降时间tf是输出从0.9Vdd下降到0.1Vdd所需要的时间。推导见P224

7）CMOS反相器的传输延迟时间：tp=(tpHL +tpLH)/2 P226及笔记第9项

8）CMOS逻辑电路的功耗由三部分组成：动态功耗Pd、开关过程中的短路功耗Psc和静态功耗Ps。P277 影响功耗的主要因素为：线宽、散热能力等。

9）电路的最高工作频率：fm=1/2max(tr,tf) P229 例题见P230

10)CMOS管串并联等效导电因子的推导：（见笔记第12项）