简易存储示波器的设计与实现

简易存储示波器的设计与实现

摘要

本系统基于单片机最小系统，以高速模数转换器TLC5510为核心，利用CPLD构成高速逻辑控制器件控制高速A/D芯片采样转换和双口RAM存储数据、回放波形。本系统主要由七个子模块电路构成：前级程控放大电路、TLC5510高速采样电路、基于CPLD的高速逻辑控制电路、数据存入与读出的双口RAM电路、AD7523 D/A转换电路、触发电路、单片机最小系统。系统实现了单/双踪显示、多触发方式、波形存储等多种功能。

系统硬件设计应用了EDA工具，软件设计采用模块化编程方法。

关键字

程控增益放大高速模数转换器数模转换器双口RAM CPLD

一、方案设计与论证

1.1 总体方案设计

数字存储示波器是可以方便的实现对模拟信号进行存储，并能利用微处理器对存储数据做进一步处理的示波器，它具有实时显示和存储两种工作模式，其实时采样工作方式决定了系统设计方案必须采用高速数据的采集和处理技术，因而，高速数据采集、存储和回放电路的设计成为系统设计的难点。由于受单片机时钟频率的限制，数据采集过程必须由高速逻辑器件控制，因此本设计以高速A/D转换器TLC5510为核心，利用CPLD产生高速的逻辑控制器件控制高速A/D芯片采样转换，并利用双口RAM存储数据、回放波形。总体方案设计如图1所示

图1 CPLD高速逻辑控制实现简易数字存储示波器原理框图

1.2模块电路设计

1.2.1前级信号处理模块的设计

利用模拟开关MAX333A构成单、双踪切换及程控放大电路。此模块的主要功能是控制两路信号的分时选通，并对输入信号的幅值进行程控放大，使输入信号的幅度满足模数转换器所要求的动态转换范围，并满足垂直灵敏度指标要求。CH1、CH2两路波形信号分别经过OP07构成的射随器后，输入到模拟开关MAX333A，由CPLD产生的地址信号的最低位AR0控制CH1和CH2的高速轮流切换。分时采样两路信号。程控放大

单元运用宽带运放构成放大器，高频信号失真很小，并且由精密电位器构成反相放大电路，完成输入信号的0.25倍、2.5倍、25倍精确放大。后级运放实现+1.6V 电平抬升，以满足模数转换的0.6V~2.6V动态范围（原因见下面分析）。具体电路设计框图如图2所示

图2 前级信号处理设计框图

具体实现电路图如图3所示

图3 三档程控增益放大电路图

1.2.2数据采集电路设计

本系统采用高速模/数转换器TLC5510，此款ADC的最高采样速率为20Msps。Vref（B）～Vref（T）的动态转换范围。CLK端上升沿开采样。输出使能端OE接低电平时，在2.5个CLK周期后，采样量化数据自动呈现在数据线上。TLC5510的工作时序图如图4所示

图4 TLC5510工作时序图

编码方式如表1所示

表1 TLC5510编码方式

设计中，AD芯片采用内部参考电压，Ｖref(B) ＝0.6V; Ｖref(B) ＝2.6V；动态转换范围为0.6V~2.6V。

具体连接电路图如图5所示

1.2.3 CPLD高速逻辑控制器

高速控制部分电路由四个子模块组成：扫描时间因数t/div控制器，触发功能控制器，写地址计数器，读地址计数器。这四部分电路均由CPLD设计完成，内部逻辑模块可表示如图6所示

图6 CPLD高速逻辑控制单元框图

各模块基本功能如下所述：

·扫描时间因数t/div控制器

实际上是一个时基分频器，用于控制A/D转换采样速率以及存储器的写入速度。采用稳定度较高的40MHz有源晶振。将其作为CPLD的时钟基准输入。在CPLD中，先对其进行4分频。目的是保证较高的相位稳定度。再由CPLD生成一个分频比可调的分频器，将分频后的10M时钟进行可调分频，得到不同的采样时钟。因此这一模块除有源晶振以外，其余部分均在CPLD中实现。

·触发功能控制器

实现了单次触发、电平触发和连续触发功能，体现了数字存储示波器的一大优点。具体实现电路见触发电路设计说明。

·写地址计数器

用来产生写地址信号，它由CPLD生成二进制的计数器，计数器的位数由存储长度来确定。写地址计数器的计数频率与A/D转换器的取样时钟频率相同，产生写地址数据送至双口RAM的地址线。

·读地址计数器

用来产生读地址信号，它由CPLD生成二进制的计数器，产生读地址信号将数据从双口RAM中读出。

1.2.4 双口RAM读写采样数据

AD采样量化数据由双口RAM存储。IDT7134有两组相互隔离的数据线、地址线、片选线和读写控制线。它们可以对RAM内部的存储单元同时进行读写操作。并且互不影响，这样就解决了高速存取和读取的问题。存储数据线与AD采样量化输出数据线相连，读出数据线与列扫描DA数据线相连。存储与读出的地址线受CPLD控制。具体连接图如图7所示

图7 双口RAM连接图

1.2.5 触发电路设计

本设计实现了单次触发、电平触发和连续触发功能。其中电平触发可以选择CH1、CH2和外部输入信号三路信号触发。

·单次触发存储显示方式

每按动一次“单次触发”键，启动CPLD控制AD开采样200点并存储采样数据。读地址线循环读出此200点数据，连续送显示。

·电平触发显示方式

利用高速比较器MAX921，产生比较脉冲。上升沿启动AD开采样200点并存储采样数据，读地址线循环读出此200点数据，同时送显示。AD采样过程中，屏蔽触发脉冲。触发电平正负5V可调。电平触发原理图如图8所示

图8 电平触发原理图

具体实现电路图如图9所示

图9 电平触发电路图

·连续触发显示方式

连续触发方式下，仪器能对信号进行采集、存储并实时显示。

1.2.6 行/列扫描电路设计

由高速数/模转换器AD7523，构成行/列扫描电路核心。

·行扫描电路

CPLD内的地址累加器的输出控制AD7523不断输出锯齿波，后级是一个加法电路，调节电位器，可以实现对输出锯齿波的直流电平移动。达到调节显示器上波形左右位置平移的功能。具体电路如图10所示

图10 行扫描电路图

·列扫描电路

由AD7532、模拟开关和电平调节电路构成列扫描电路。双口RAM右端的数据口输出数据送AD7532，后级两个电平跌价调节电路，调节电位器可以实现对CH1和CH2两个通道输出波形的上下平移。模拟开关MAX333A实现单/双踪切换功能。具体电路如图11所示