Mini LVDS规范及其眼图测试

Mini LVDS规范及其眼图测试
Mini LVDS是一种高速串行差分信号，广泛应用于液晶显示领域。

对于Tconless屏，目前行业内所有2K屏，部分4K都支持mini LVDS作为传输视频数据。

Mini LVDS是LVDS的一种延伸，mini LVDS与LVDS具有如下异同点：
1.LVDS与mini LVDS均为以直流电平基础上传输交流信号，LVDS与Min LVDS差分信号约有
1.1-1.3V直流电平
2.交流电平（Swing）幅值电平;LVDS与Mini LVDS一般要求为200-400mV；Swing过大，会造成EMI问题，但过少同样会造成显示问题
行业LVDS的Data在一个CLK周期内传输7bit数据，mini LVDS仅在CLK上升沿与下降沿传输数据，即在一个CLK周期内传输2bit数据。

4.CLK时钟频率不一样，LVDS普遍为74.25MHz，mini LVDS时钟频率普通更高大概在189MHz < Clock Frequency < 290MHz
mini-LVDS是一个可以解决这些问题的高速串行接口。

本文档描述了该接口的电气特性和逻辑特性。

mini-LVDS提供了一个低EMI，高带宽的显示驱动程序接口，这是特别适合TFT LCD面板列驱动程序。

mini-LVDS是定时控制器和列驱动程序之间的接口（见图1）。

该文档不包括定时控制器和行驱动器之间的信号，也不包括列驱动器之间的信号（例如，可用于将列驱动器进入断电模式）
mini-LVDS是一个从定时控制器到列驱动程序的单向接口。

从拓扑上讲，它是一个双总线，每个总线都携带面板左或右半部分的视频数据。

这些总线随后分别被称为RLV和LLV。

见图2
物理上，每条总线由印刷电路板上的多对传输线路组成，每对都携带差分序列化视频和控制信息。

信号对的数量留给特定的实现，并且主要由列驱动器半导体技术可以支持的最大频率决定。

组成xLV（x是R或L）的个体对称为xLVi，对于由n个+1个数据对组成的总线，i的范围从0到n。

构成xLVi对的两条线分别是xLViP和xLViM，P和M表示这对线的正线和负线。

如果xLViP处的电压大于xLViM处的电压，则认为xLVi处于逻辑高（逻辑状态= 1）。

每一组xLV也有一个伴随的时钟对，就像数据信号一样，它们是差分对。

为了在不增加接收机复杂度的情况下最小化电磁干扰，数据传输发生在时钟的上升和下降边缘；也就是说，时钟频率是最大数据传输速率的一半。

这些时钟对被称为xLVCLK（x是R或L），组成这对时钟对的单个线被称为xLVCLKP和xLVCLKM（见图3）。

除了携带视频数据的差分对外，还有两个信号（TP1和POL）组成了mini-LVDS。

这些都是RLV和LLV所共享的CMOS水平的信号。

TPI本质上是一个线分隔符，由定时控制器生成，
以信号每行的数据传输结束。

POL控制列驱动程序输出的极性。

一、直流电气特性
1.1传输线阻抗
每个mini-LVDS对都由两条输电线路组成。

在实践中，这些传输线路是使用PCB上的条线或微带拓扑来实现的。

为了支持各种不同厚度的PCB材料，建议定时控制器中的mini-LVDS 发射器能够驱动阻抗ZO从25 Ω到75 Ω的传输线路。

为了保持信号质量，线路的实际阻抗与标称阻抗ZO的偏差不得超过±5%。

1.2 终端
每个mini-LVDS对都应该用电阻RT = 2ZO终止。

（见图4）
1.3 mini-LVDS发射端规范
驱动器输出，当正确地终止时，会导致一个小的摆动差动电压。

这个差分电压由两个单端输出组成。

单端输出在寻找和下沉一个恒定电流之间交替。

差分电压是这个恒定电流和端接电阻RT的乘积。

为了支持RT值的巨大变化（50 Ω到150 Ω），可以方便地提供一些调整变送器输出电流的方法。

以下规范适用于终止电阻值和工作电压允许范围内的时钟（xLVCLK）和数据（xLVi）对（见图5）
1.4 mini-LVDS接收端规范
mini-LVDS接收器以及数据必须在所有操作条件范围内符合以下要求（见图6）。

1.5 TP1和POL输出规范
1.6 TP1和POL输入规范
二、差分信号电气特性
2.1 mini-LVDS发射端时序规格
2.2 接收端AC规范
mini-LVDS接收机为正常工作，输入信号满足以下规格。

三、控制信号时序
3.1 Reset Pulse
在数据流中嵌入一个重置脉冲，以指示每一行数据的开始，如图9所示。

复位脉冲的格式如图10所示。

复位脉冲持续时间（TRST）必须满足以下两个条件
3.2 最后一场数据与TPI
TPI由定时控制器生成，以指示该线路的显示数据已结束。

时间关系如图11和图12所示。

3.3 POL与TPI之间的关系
列驱动程序在TP1和POL的整个操作条件下正常工作。

定时控制器应按照以下规格生成POL
四、逻辑接口
4.1概述和定义
本节定义了mini-LVDS链接上的数据的顺序
显示面板中的任何像素都可以通过一对数字（i、j）进行唯一标识，其中i和j分别是像素位置的行号和列号。

在本文档中，（i、j)P表示位于（i、j）处的像素，以及（i、j)R、（i、j)G、（i、j)B表示像素（i、j)P的红、绿、蓝子像素。

确定子像素（i、j)X强度的6（或8）位字写成（i、j）X5-0或（i、j）X7-0，（i、j)Xk表示单词（i、j）X0为LSB的第k位。

（X 是R、G或B）。

显示数据在mini-LVDS接口上逐行传输，不同行之间没有区别。

这个区别是由行（门）驱动器，它由定时控制器单独控制。

所以我们可以简化上述表示，让iP表示给定行中的第i 个像素。

在该方案中，iR、iG和iB表示iP的红、绿、蓝三个子像素。

iXk是亚像素iX的强度字的第k位。

4.2数据序列
本节描述了位从定时控制器传输到LLV和RLV上的列驱动程序的顺序，以实现每行20m 像素的显示。

本文介绍了6位和8位数据在总线中具有不同链路数量的几种情况。

这些序列可以很容易地扩展到处理更少/更多数据对的情况
4.2.16-Bit Data, Three Pairs
4.2.26-Bit Data, Four Pairs
4.2.46-Bit Data, Six Pairs
4.2.68-Bit Data, Four Pairs 4.2.78-Bit Data, Five Pairs
五、Mini LVDS眼图测量
如下图为某Tconless玻璃规格书中对MINI LVDS详细规格要求
VID --To guarantee differential signal have enough peak to peak amplitude(以保证差分信号有足够的峰值到峰值幅度)
Data setup/hold time--To guarantee clock can latch correct data(为了保证时钟可以锁存正确的数据)
下面进入正式测试数据，测试miniLVDS眼图时，示波器与待测设备需要共地，因为mini LVDS信号是在其DC上叠加交流信号。

测试时候需要用mini LVDS CLK为触发，叠加mini LVDS data
Note:
1.Data mask 可以确保mini LVDS数据可以锁存，mini LVDS时钟正确
2.数据不能压到每个mask
正确示例
PASS判定条件
1.无数据波形触摸mask
2.眼睛可以完整睁开
3.有足够的余量
测量提示：
1.测试图形可以采用颜色渐变的多灰阶
2.差分探头应进行去偏和校准，以确保测量正确。

3.测量点应关闭到每个Source Driver---线<1英寸，尽可能短
每个Source Driver都需要测量，近端与远端均需要测量，某些时候使用的FFC线材阻抗存在问题，波形也会有较大差异：
1.不同的SD，信号的质量和时间也会有所不同.
2. 为了确保每个SD都可以正常运行，需要用每个SD进行测量。

举例：
Special case: ΔVID
因为睁开眼睛就足够了，但波形反射是很严重的
1.VID means the difference of common level and the first rising peak or falling peak in the condition of differential probe test.
2.ΔVID is just for simulation guarantee. This is not for the test guarantee.
下图为某玻璃针对ΔVID的介绍测试
下图为某TCON实测数据。