北航verilog实验报告

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Verilog实验报告(电子)参考模板

西安邮电大学Verilog HDL大作业报告书学院名称：电子工程学院学生姓名：专业名称：电子信息工程班级：实验一异或门设计一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。

2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真实验描述如下：module my_and(a_out,a1,a2);output a_out;input a1,a2;wire s1;nand(s1,a1,a2);nand(a_out,s1,1'b1);endmodulemodule my_not(n_out,b);output n_out;input b;nand(n_out,b,1'b1); endmodulemodule my_or(o_out,c1,c2)；output o_out;input c1,c2;wire s1,s2;nand(s1,c1,1'b1);nand(s2,c2,1'b1);nand(o_out,s1,s2); endmodulemodule MY_XOR(z,x,y);output z;input x,y;wire a1,a2,n1,n2;my_not STEP01(n1,x);my_not STEP02(n2,y);my_and STEP03(a1,n1,y);my_and STEP04(a2,n2,x);my_or STEP05(z,a1,a2); Endmodulemodule stimulus;reg X,Y;wire OUTPUT;MY_XOR xor01(OUTPUT,X,Y);initialbegin$monitor($time,"X=%b,Y=%b --- OUTPUT=%b\n",X,Y,OUTPUT);endinitialbeginX = 1'b0; Y = 1'b0;#5 X = 1'b1; Y = 1'b0;#5 X = 1'b1; Y = 1'b1;#5 X = 1'b0; Y = 1'b1;endendmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim 软件，掌握了Modelsim 软件的编译、仿真方法。

Verilog HDL 实验报告

Verilog实验报告班级：学号：姓名：实验1 :用 Verilog HDL 程序实现直通线1 实验要求：(1) 编写一位直通线的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 建议用模式 52 试验程序：module wl(in,out);input in;output out;wire out;assign out=in;endmodule3 测试基准：`include “wl.v”module wl_tb;reg in_tb;wire out_tb;initialbeginin_tb =0;#100 in_tb =1;#130 in_tb =0;endendmodule4 仿真图形：实验2 ：用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4)建议用模式 52 试验程序：module mux4_to_1 (out,i0,i1,i2,i3,s1,s0);output out;input i0,i1,i2,i3;input s1, s0;reg out;always @ (s1 or s0 or i0 or i1 or i2 or i3)begincase ({s1, s0})2'b00: out=i0;2'b01: out=i1;2'b10: out=i2;2'b11: out=i3;default: out=1'bx;endcaseendendmodule3 测试基准：`include "mux4_to_1.v"module mux4_to_1_tb1;reg ain,bin,cin,din;reg[1:0] select;reg clock;wire outw;initialbeginain=0;bin=0;cin=0;din=0;select=2'b00;clock=0;endalways #50 clock=~clock;always @(posedge clock)begin#1 ain={$random} %2;#3 bin={$random} %2;#5 cin={$random} %2;#7 din={$random} %2;endalways #1000 select[0]=!select[0];always #2000 select[1]=!select[1];mux4_to_1 m(.out(outw),.i0(ain),.i1(bin),.i2(cin),.i3(din),.s1(select[1]),.s0(select[0])); endmodule4 仿真图形：实验3：用 Verilog HDL 程序实现十进制计数器1实验要求:(1) 编写十进制计数器的 Veirlog HDL 程序. 有清零端与进位端, 进位端出在输出为 9 时为高电平.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2 实验程序：module counter_10c (Q, clock, clear, ov);output [3:0] Q;output ov;input clock, clear;reg [3:0] Q;reg ov;initial Q=4'b0000;always @ (posedge clear or negedge clock)beginif (clear)Q<=4'b0;else if (Q==8)beginQ<=Q+1;ov<=1'b1;endelse if (Q==9)beginQ<=4'b0000;ov<=1'b0;endelsebeginQ<=Q+1;ov<=1'b0;endendendmodule3 测试基准：`include"./counter_10c.v"module counter_10c_tb;wire[3:0] D_out;reg clk,clr;wire c_out;reg[3:0] temp;initialbeginclk=0;clr=0;#100 clr=1;#20 clr=0;endalways #20 clk=~clk;counter_10c m_1(.Q(D_out),.clear(clr),.clock(clk),.ov(c_out)); endmodule4 仿真波形：实验4 ：用 Verilog HDL 程序实现序列检测器1 实验要求:、(1) 编写序列检测器的 Veirlog HDL 程序. 检测串行输入的数据序列中是否有目标序列5'b10010, 检测到指定序列后, 用一个端口输出高电平表示.(2) 编写配套的测试基准.(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.(4) 自行选择合适的模式2试验程序：module e15d1_seqdet( x, z, clk, rst);input x,clk, rst;output z;reg [2:0] state;wire z;parameter IDLE = 3 'd0,A = 3'd1,B = 3'd2,C = 3'd3,D = 3'd4,E = 3'd5,F = 3'd6,G = 3'd7;assign z =(state==D && x==0)?1:0;always @(posedge clk or negedge rst)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE: if(x==1)state<=A;else state<=IDLE;A: if (x==0)state<=B;else state<=A;B: if (x==0)state<=C;else state<=F;C: if(x==1)state<=D;else state<=G;D: if(x==0)state<=E;else state<=A;E: if(x==0)state<=C;else state<=A;F: if(x==1)state<=A;else state<=B;G: if(x==1)state<=F;else state <=G;default: state<=IDLE;endcaseendmodule３测试基准：`include"e15d1_seqdet.v"`timescale 1ns/1ns`define halfperiod 20module e15d1_seqdet_tb;reg clk, rst;reg [23:0] data;wire z;reg x;initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data= 20 'b1100_1001_0000_1001_0100;#(`halfperiod*1000) $stop;endalways #(`halfperiod) clk=~clk;always @ (posedge clk)begin#2 data={data[22:0],data[23]};x=data[23];ende15d1_seqdet m(.x(x),.z(z),.clk(clk),.rst(rst)); endmodule４仿真波形：。

FPGA实验报告北航电气技术实验

FPGA电气技术实践实验报告院（系）名称宇航学院专业名称飞行器设计与工程（航天）学生学号XXXXXXXX学生姓名XXXXXX指导教师XXXX2017年11月XX日实验一四位二进制加法计数器与一位半加器的设计实验时间：2017.11.08（周三）晚实验编号20一、实验目的1、熟悉QuartusII的VHDL的文本编程及图形编程流程全过程。

2、掌握简单逻辑电路的设计方法与功能仿真技巧。

3、学习并掌握VHDL语言、语法规则。

4、参照指导书实例实现四位二进制加法计数器及一位半加器的设计。

二、实验原理.略三、实验设备1可编程逻辑实验箱EP3C55F484C8 一台（包含若干LED指示灯，拨码开关等）2计算机及开发软件QuartusII 一台套四、调试步骤1四位二进制加法计数器(1)参照指导书实例1进行工程建立与命名。

(2)VHDL源文件编辑由于实验箱上LED指示灯的显示性质为“高电平灭，低电平亮”，为实现预期显示效果应将原参考程序改写为减法器，且”q1<= q1+1”对应改为”q1<= q1-1”，以实现每输入一个脉冲“亮为1，灭为0”。

由于参考程序中的rst清零输入作用并未实现，所以应将程序主体部分的最外部嵌套关于rst输入是否为1的判断，且当rst为1时，给四位指示灯置数”1111”实现全灭，当rst为0时，运行原计数部分。

(3)参照指导书进行波形仿真与管脚绑定等操作，链接实验箱并生成下载文件(4)将文件下载至实验箱运行，观察计数器工作现象，调试拨动开关查看是否清零。

可以通过改变与PIN_P20（工程中绑定为clk输入的I/O接口）相连导线的另一端所选择的实验箱频率时钟的输出口位置，改变LED灯显示变化频率。

并且对照指导书上对实验箱自带时钟频率的介绍，可以通过改变导线接口转换输入快慢，排查由于clk输入管脚损坏而可能引起的故障。

2一位半加器(1)参照指导书实例1进行工程建立与命名。

(2)图形源文件编辑：由于实验箱上LED指示灯的显示性质为“高电平灭，低电平亮”，为实现预期显示效果应将原电路图中两个输出管脚与非门串联以实现原参考输出“高电平亮，低电平灭”。

verilog实验报告

verilog实验报告Verilog实验报告引言：Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。

它是一种高级语言，能够描述电路的行为和结构，方便工程师进行数字电路设计和验证。

本实验报告将介绍我在学习Verilog过程中进行的实验内容和所获得的结果。

实验一：基本门电路设计在这个实验中，我使用Verilog设计了基本的逻辑门电路，包括与门、或门和非门。

通过使用Verilog的模块化设计，我能够轻松地创建和组合这些门电路，以实现更复杂的功能。

我首先创建了一个与门电路的模块，定义了输入和输出端口，并使用逻辑运算符和条件语句实现了与门的功能。

然后，我创建了一个测试模块，用于验证与门的正确性。

通过输入不同的组合，我能够验证与门的输出是否符合预期。

接下来，我按照同样的方法设计了或门和非门电路，并进行了相应的测试。

通过这个实验，我不仅学会了使用Verilog进行基本门电路的设计，还加深了对逻辑电路的理解。

实验二：时序电路设计在这个实验中，我学习了如何使用Verilog设计时序电路，例如寄存器和计数器。

时序电路是一种具有状态和时钟输入的电路，能够根据时钟信号的变化来改变其输出。

我首先设计了一个简单的寄存器模块，使用触发器和组合逻辑电路实现了数据的存储和传输功能。

然后，我创建了一个测试模块，用于验证寄存器的正确性。

通过输入不同的数据和时钟信号，我能够观察到寄存器的输出是否正确。

接下来，我设计了一个计数器模块，使用寄存器和加法电路实现了计数功能。

我还添加了一个复位输入，用于将计数器的值重置为初始状态。

通过测试模块，我能够验证计数器在不同的时钟周期内是否正确地进行计数。

通过这个实验，我不仅学会了使用Verilog设计时序电路，还加深了对触发器、寄存器和计数器的理解。

实验三：组合电路设计在这个实验中，我学习了如何使用Verilog设计组合电路，例如多路选择器和加法器。

组合电路是一种没有状态和时钟输入的电路，其输出只取决于当前的输入。

Verilog实验报告

Verilog实验报告实验一简单组合逻辑电路的设计一实验要求1.用verilog HDL语言描写出简单的一位数据比较器及其测试程序；2.用测试程序对比较器进行波形仿真测试；画出仿真波形；3.总结实验步骤和实验结果。

二实验原理与内容4.这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。

在Verilog HDL中，描述组合逻辑时常使用assign结构。

注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。

5.模块源代码测试模块：6.波形图：四结实验步骤和实验结果由图可看出，每当输入的电位值不同时输出为0，这与实验要求一致，相同时输出为1，故此程序是可行的。

实验三在verilog HDL中使用函数一实验要求1.掌握函数在模块中的使用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容与一般的程序设计语言一样；verilog HDL也可以使用函数已是应对不同变量采取同一运算的操作。

verilog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。

模块源代码：module ex3(clk,n,result,reset);output[31:0] result;input[3:0] n;input reset,clk;reg[31:0] result;always @(posedge clk)beginif(!reset)result <= 0;elsebeginresult <= n*factorial(n)/((n*2)+1);endendfunction[31:0] factorial;input[3:0] operand;reg[3:0] index;beginfactorial = operand ? 1:0;for(index = 2;index <= operand;index = index+1) factorial = index*factorial;endendfunctionendmodule`timescale 1ns/100ps`define clk_cycle 50module ex3_t();reg[3:0] n,i;reg reset,clk;wire[31:0] result;initialbeginn=0;reset=1;clk=0;#100 reset=0;#100 reset = 1;for(i=0;i <= 15;i=i+1)begin#200 n=i;end#100 $stop;endalways #`clk_cycle clk =~ clk;ex3 ex30(.clk(clk),.n(n),.result(result),.reset(reset)); always @(negedge clk)$display("at n=%d,result=%d",n,result);endmodule波形图：实验四在verilog HDL中使用任务一实验要求1.掌握任务在结构化verilog HDL设计中的应用2.用测试程序进行波形仿真测试；画出仿真波形3.总结实验步骤和实验结果二实验原理与内容仅有函数并不能满足verilog HDL中的运算需求。

verilog hdl实验报告

verilog hdl实验报告《Verilog HDL实验报告》Verilog HDL（硬件描述语言）是一种用于描述电子系统的硬件的语言，它被广泛应用于数字电路设计和硬件描述。

本实验报告将介绍Verilog HDL的基本概念和使用方法，并通过实验展示其在数字电路设计中的应用。

实验目的：1. 了解Verilog HDL的基本语法和结构2. 掌握Verilog HDL的模块化设计方法3. 熟悉Verilog HDL的仿真和综合工具的使用实验内容：1. Verilog HDL的基本语法和结构Verilog HDL是一种硬件描述语言，其语法和结构类似于C语言。

它包括模块定义、端口声明、信号赋值等基本元素。

在本实验中，我们将学习如何定义Verilog模块，并使用端口声明和信号赋值描述数字电路的行为。

2. Verilog HDL的模块化设计方法Verilog HDL支持模块化设计，可以将复杂的电路分解为多个模块，每个模块描述一个子电路的行为。

在本实验中，我们将学习如何设计和实现Verilog模块，并将多个模块组合成一个完整的数字电路。

3. Verilog HDL的仿真和综合工具的使用Verilog HDL可以通过仿真工具进行功能验证，也可以通过综合工具生成实际的硬件电路。

在本实验中，我们将使用Verilog仿真工具对设计的数字电路进行功能验证，并使用综合工具生成对应的硬件电路。

实验步骤：1. 学习Verilog HDL的基本语法和结构2. 设计一个简单的数字电路，并实现Verilog模块描述其行为3. 使用仿真工具对设计的数字电路进行功能验证4. 使用综合工具生成对应的硬件电路实验结果：通过本实验，我们学习了Verilog HDL的基本概念和使用方法，并成功设计和实现了一个简单的数字电路。

我们使用仿真工具对设计的数字电路进行了功能验证，并使用综合工具生成了对应的硬件电路。

实验结果表明，Verilog HDL在数字电路设计中具有重要的应用价值。

verilog实验报告

三、参考资料：
1、ADC0809 模数转换器芯片内部框图：
2、ADC0809 模数转换器控制信号及状态
S0 状态：开始状态
S1 状态：地址锁存，选择模拟输入开关值S2 状态：启动AD 转换状态
S3 状态：等待开始转换状态
S4 状态：等待转换结束状态
S5 状态：允许数据输出状态
S6 状态：读取转换结果
abc_cont源程序：
hex_dec源程序：
原理图：
仿真波形：
实验总结：
结合原理图及仿真波形可知，clk_in为转换器提供工作时序，地址锁存端ale将选定的输入端口数据地址进行锁存，而后数据送入AD转换器，启动转换start，读取eoc的状态，判断是否有上升沿脉冲，若有则表示AD转换结束，由oe数据输出使能端发出允许数据输出脉冲，而后读取数据转换结果。

北航verilog实验报告

北京航空航天大学电子电路设计数字部分实验报告实验一简单组合逻辑设计 (2)实验二简单分频时序逻辑电路的设计 (3)一．实验目的：1．掌握最基本组合逻辑电路的实现方法。

(3)2．学习时序电路测试模块的编写。

(3)3．学习综合和不同层次的仿真。

(3)实验三利用条件语句实现计数分频时序电路 (5)实验四阻塞赋值与非阻塞赋值的区别 (7)实验五用always块实现较复杂的组合逻辑： (10)实验六在Verilog HDL中使用函数 (12)实验七在Verilog HDL中使用任务(task) (14)实验八利用有限状态机进行时序逻辑的设计 (17)实验九楼梯灯 (19)实验思考与总结 (29)学院：学号：姓名：实验一简单组合逻辑设计一．实验目的：1．掌握基本组合逻辑电路的实现方法。

2．初步了解两种基本组合逻辑电路的生成方法。

3．学习测试模块的编写。

4．通过综合和布局布线了解不同层次仿真的物理意义。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0四．综合仿真结果实验二简单分频时序逻辑电路的设计一．实验目的：1．掌握最基本组合逻辑电路的实现方法。

2．学习时序电路测试模块的编写。

3．学习综合和不同层次的仿真。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果四．实验代码module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always@(posedge clk_in)beginif(!reset)clk_out=0;elseclk_out=~clk_out;endendmodule`timescale 1ns/100ps`define clk_cycle 50module top;reg clk,reset;wire clk_out;always #`clk_cycle clk=~clk;initialbeginclk=0;reset=-1;#10 reset=0;#110 reset=1;#100000 $stop;endhalf_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule五．综合仿真结果实验三利用条件语句实现计数分频时序电路一．实验目的：1．掌握条件语句在简单时序模块设计中的使用。

北航电气技术实践FPGA报告

FPGA实验报告141717一、实验目的1、熟悉使用可编程逻辑器件--Altera 公司FPGA Cyclone ш系列EP3C55F2、熟悉使用硬件描述语言--VHDL3、熟悉FPGA集成环境--Altera公司FPGA Quartusǁ 9或10开发流程4、熟悉并掌握核心目标系统板与接口电路等工作原理及功能模块绑定新信息5、熟悉并掌握下载线方式和下载文件的选择二、实验要求1、学习并掌握文本编辑、图形编辑等输入和时序、功能仿真方法。

2、学习并掌握门电路、组合电路、时序电路等单一模块功能。

3、学习并设计各种不同状态机逻辑功能的电路。

4、学习并设计有单一模块--较多功能模板集成--系统集成的方法。

5、学习并将系统及成功逐一拆分成一个个子功能模块的方法。

6、学习并选择多种模式显示（发光二极管显示、七段数码管--动态扫描或静态扫描显示、LED点阵显示各种字符和图形或静止或移动等方式、LCD字符液晶显示各种字符和图形或静止或移动、TFT-LCD触摸液晶屏显示各种信息等方式）。

7、根据自己的兴趣和愿望，可从给定的实验题目中选取或自己设定功能题目。

8、同组实验者应轮流操作实例实验流程，并实施源程序编写、编译、调试、下载程序和验证实验结果实践环节。

9、利用元件例化语句调用，至少涉及一个有内容、功能较复杂稍大的主、子程序综合应用例程。

功能内容，关键是看质量。

三、实验设备1、可编程逻辑EDA/SOPC实验箱一台。

2、计算机及开发软件Quartusǁ一台套。

四、实验内容1、按指导书7.6集成开发环境使用章节操作顺序实现文本编程实例1和图形编程实例2全过程。

2、分析并运行指导书5.2综合实例，掌握其编程技巧和输入及输出显示方法。

3、任选门电路、组合电路、时序电路实验各完成一个其逻辑功能，其实现方案自拟定。

在运行FPGA目标器件输入和输出引脚绑定时，输入引脚可绑定高/低电平、单脉冲、各种分频连续脉冲等多种信号，输出引脚可绑定发光二极管、七段数码管、LED 点阵等显示模式。

Verilog 实验报告

Verilog 实验报告一、实验目的本次 Verilog 实验的主要目的是通过实际编写代码和进行仿真，深入理解 Verilog 语言的基本语法、逻辑结构和时序特性，掌握数字电路的设计方法和实现过程，并能够运用Verilog 实现简单的数字逻辑功能。

二、实验环境本次实验使用的软件工具是 Xilinx Vivado 20192，硬件平台是Xilinx Artix-7 开发板。

三、实验内容（一）基本逻辑门的实现1、与门（AND Gate）使用 Verilog 语言实现一个两输入的与门。

代码如下：｀｀｀verilogmodule and_gate(input a, input b, output out)；assign out ＝ a ＆ b;endmodule｀｀｀通过编写测试激励文件对该模块进行仿真，验证其逻辑功能的正确性。

2、或门（OR Gate）同样实现一个两输入的或门，代码如下：｀｀｀verilogmodule or_gate(input a, input b, output out)；assign out ＝ a ｜ b;endmodule｀｀｀3、非门（NOT Gate）实现一个单输入的非门：｀｀｀verilogmodule not_gate(input a, output out)；assign out ＝～a;endmodule｀｀｀（二）组合逻辑电路的实现1、加法器（Adder）设计一个 4 位的加法器，代码如下：｀｀｀verilogmodule adder_4bit(input 3:0 a, input 3:0 b, output 4:0 sum)；assign sum ＝ a ＋ b;endmodule｀｀｀2、减法器（Subtractor）实现一个 4 位的减法器：｀｀｀verilogmodule subtractor_4bit(input 3:0 a, input 3:0 b, output 4:0 diff)；assign diff ＝ a b;endmodule｀｀｀（三）时序逻辑电路的实现1、计数器（Counter）设计一个 4 位的计数器，能够在时钟上升沿进行计数，代码如下：｀｀｀verilogmodule counter_4bit(input clk, output 3:0 count)；reg 3:0 count_reg;always ＠（posedge clk) begincount_reg ＜＝ count_reg ＋ 1;endassign count ＝ count_reg;endmodule｀｀｀2、移位寄存器（Shift Register）实现一个 4 位的移位寄存器，能够在时钟上升沿进行左移操作：｀｀｀verilogmodule shift_register_4bit(input clk, input rst, output 3:0 data_out)；reg 3:0 data_reg;always ＠（posedge clk or posedge rst) beginif （rst)data_reg ＜＝ 4'b0000;elsedata_reg ＜＝｛data_reg2:0, 1'b0}；endassign data_out ＝ data_reg;endmodule｀｀｀四、实验结果与分析（一）基本逻辑门的结果通过仿真，与门、或门和非门的输出结果与预期的逻辑功能完全一致，验证了代码的正确性。

北航_电子实习_数字部分实验报告

报告名称:电子电路设计训练数字部分学院：仪器科学与光电工程学院目录实验报告概述： (3)一、选做实验总结： (3)（1）补充练习2：楼梯灯设计 (3)（2）练习题6：用两种不同的设计方法设计一个功能相同的模块，完成4个数据的冒泡排序 (5)（3）练习题3：利用10MB的时钟，设计一个单周期形状的周期波形 (6)（4）练习题4：运用always块设计一个8路数据选择器 (6)（5）练习题5：设计一个带控制端的逻辑运算电路 (7)二、必做实验总结： (7)（1）练习一：简单组合逻辑设计 (7)（2）练习三：利用条件语句实现计数分频失序电路 (7)（3）练习四：阻塞赋值与非阻塞赋值得区别 (8)（4）练习五：用always块实现较复杂的组合逻辑电路 (8)（5）练习六：在verilog HDL中使用函数 (9)（6）练习七：在verilog HDL中使用任务 (9)（7）练习八：利用有限状态机进行时许逻辑设计 (10)三、实验总结及体会： (10)四、选作程序源代码 (11)（1）练习题3：利用10MB的时钟，设计一个单周期形状的周期波形 (11)（2）练习题4：运用always块设计一个8路数据选择器 (12)（3）练习题5：设计一个带控制端的逻辑运算电路 (13)（4）练习题6：用两种不同的设计方法设计一个功能相同的模块，完成4个数据的冒泡排序 (14)（5）补充练习2：楼梯灯设计 (16)图表目录Figure 1 楼梯灯任务4 (5)Figure 2 组合逻辑 (5)Figure 3 时序逻辑 (6)Figure 4 周期波形 (6)Figure 5 8路数据选择器 (6)Figure 6 逻辑运算电路 (7)Figure 7 组合逻辑设计 (7)Figure 8 计数分频时序电路 (8)Figure 9 阻塞赋值与非阻塞赋值得区别 (8)Figure 10 always块组合逻辑电路 (9)Figure 11 使用函数 (9)Figure 12 使用任务 (10)Figure 13 有限状态机 (10)电子电路设计训练（数字部分）实验报告实验报告概述：本实验报告为对四次电子电路设计训练（数字部分）实验的总结，主要包括以下四部分：第一部分为选做实验总结，主要包括每个选择实验的设计思路、运行结果、注意事项、心得体会；第二部分为必做实验总结，包括运行结果、总结、心得体会；第三部分为课程总结和体会，是对全部实验及课程的总结；第四部分为选做实验部分源代码；一、选做实验总结：（1）补充练习2：楼梯灯设计设计思路：本题给出楼梯的运行规则，并分别给与四个相应任务进行编程设计，考虑到程序的通用性及FPGA高速并行处理的优点，主要思路如下：根据运行规则（8s内和大于8s等），对每个灯的相应状态进行编程，设计时序逻辑及有限状态机；由于在总体上看，每个灯的状态变化相对独立（只有一个人上楼除外），故对每个灯编程所得到的程序代码可通用于其它灯（只需要改变相应寄存器定义即可），此即为灯控制模块，对4个不同的任务，只需设计其它部分判断逻辑，即可完成任务要求；如此设计，可大大提高程序设计效率、易用性，同时如果面对更多的灯控制需要，也可快速进行修改部署。

北航实验报告封面（共8篇）

北航实验报告封面(共8篇)北航惯性导航综合实验一实验报告实验一陀螺仪关键参数测试与分析实验加速度计关键参数测试与分析实验二零一三年五月十二日实验一陀螺仪关键参数测试与分析实验一、实验目的通过在速率转台上的测试实验，增强动手能力和对惯性测试设备的感性认识；通过对陀螺仪测试数据的分析，对陀螺漂移等参数的物理意义有清晰的认识，同时为在实际工程中应用陀螺仪和对陀螺仪进行误差建模与补偿奠定基础。

二、实验内容利用单轴速率转台，进行陀螺仪标度因数测试、零偏测试、零偏重复性测试、零漂测试实验和陀螺仪标度因数与零偏建模、误差补偿实验。

三、实验系统组成单轴速率转台、MEMS 陀螺仪（或光纤陀螺仪）、稳压电源、数据采集系统与分析系统。

四、实验原理1. 陀螺仪原理陀螺仪是角速率传感器，用来测量载体相对惯性空间的角速度，通常输出与角速率对应的电压信号。

也有的陀螺输出频率信号（如激光陀螺）和数字信号（把模拟电压数字化）。

以电压表示的陀螺输出信号可表示为：UGUG?0??kG??kGfG(a)?kG?G(1-1)式中fG(a)是与比力有关的陀螺输出误差项，反映了陀螺输出受比力的影响，本实验不考虑此项误差。

因此，式（1-1）简化为 UGUG?0??kG??kG?G(1-2)由（1-2）式得陀螺输出值所对应的角速度测量值：测量?UG?UG(0)(1-3) ??GkG对于数字输出的陀螺仪，传感器内部已经利用标度因数对陀螺仪模拟输出进行了量化，直接输出角速度值，即：测量??0??真值??G(1-4)?0是是陀螺仪的零偏，物理意义是输入角速度为零时，陀螺仪输出值所对应的角速度。

且UG(0)?kG?0 (1-5)?测量精度受陀螺仪标度因数kG、随机漂移?G、陀螺输出信号UG的检测精度和UG(0)的影响。

通常kG和UG(0)表现为有规律性，可通过建模与补偿方法消除，?G表现为随机特性，可通过信号滤波方法抵制。

因此，准确标定kG和UG(0)是实现角速度准确测量的基础。

北航电气技术实践FPGA报告

北航电气技术实践FPGA报告一、引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，广泛应用于数字电路设计和嵌入式系统中。

本报告旨在介绍北航电气技术实践课程中关于FPGA的学习和实践情况。

二、学习内容和方法在本课程中，我们学习了FPGA的基本概念、设计流程和相应的开发工具。

通过理论学习和实践操作，我们了解了FPGA的逻辑门、时序设计、硬件描述语言等基本知识，并掌握了使用Verilog HDL进行FPGA设计的方法。

三、实践项目在实践环节中，我们开展了一个基于FPGA的LED灯控制项目。

该项目要求使用FPGA设计一个电路，控制LED灯的亮灭。

通过按下按钮，可以实现LED灯的开关。

首先，我们进行了电路设计和仿真。

根据项目需求，我们设计了一个基于FPGA的计数器电路，通过每按下一次按钮，计数器就加1，当计数器的值为奇数时，LED灯亮；当计数器的值为偶数时，LED灯灭。

然后，我们使用Verilog HDL对电路进行了描述，并进行了功能仿真，以验证电路的正确性。

接着，我们进行了综合和布局布线。

通过综合，我们将Verilog HDL代码转化为逻辑门电路。

然后，我们对逻辑门电路进行布局布线，将逻辑门相互连接，形成电路板的物理布局，并进行布线优化，以提高电路的时序性能。

最后，我们进行了FPGA的烧录和调试。

将完成布局布线的电路通过JTAG接口烧录到FPGA芯片中，并使用开发板上的按钮进行了调试和验证。

通过调试，我们确保了LED灯的控制逻辑和亮灭效果的正确性。

四、实践收获与感悟通过这个FPGA实践项目，我收获了很多。

首先，我对FPGA的基本原理和设计流程有了更深入的理解。

其次，我学会了使用Verilog HDL进行FPGA设计，在实际操作中更加熟悉了FPGA开发工具的使用。

另外，我也意识到了FPGA在数字电路设计中的重要性和灵活性，它可以根据实际需求进行快速的硬件原型设计和验证。

北航电气实验FPGA实验报告

北京航空航天大学电气实验报告FPGA实验张天130325班学号：13031220一．实验目的略二．实验要求略三．实验设备略四．实验内容略五．实验实例1.实例6-1思考题1：输出信号q3q2q1绑定接口电路的七段数码管或米字型数码管或LED点阵显示？答：思考题2：怎样修改成4位二进制减法计数器，具有清零，启动控制功能等？答：思考题3：把计数器修改成2位或更多位十进制计数功能，再用七段数码管进行显示等？答：2.实例6-2思考题：一位半加器电路采用VHDL语言实验答：library ieee;use ieee.std_logic_1164.all;use iee.std_logic_unsigned.all;entity halfadd isport (a,b;in std_logicsum,carry; out std_logic)end entity halfadd;architecture halfadd isbeginsum<=a and(not b)+b and (not a);carry<= a and b;end architecture halfadd;六．实验过程我们组做的是一个利用led点阵规律亮灭变化形成字体，并且字体产生变化，形成“自动化❤”的样子，实现图片如下图：1.实验分析：实验设计思路：本实验的设计思路是利用led灯的辉光效应，利用逐行扫描，在高频情况下就会显示所有行的亮灯，进而形成汉字，并且有时钟计数程序，当时钟数字达到规定值（本实验为111111111b）时，跳转到下一个状态，显示第二个憨子。

每个汉字的颜色由led灯决定，改led矩阵有红绿两种led灯，因此有红绿橙三种颜色显示。

2.实现过程对设计思路的实现并非一帆风顺，最初编写的时候遇到了一些问题。

首先，定义输入输出角是个繁琐的事情（需要定义40+次，每次必须手动），另外，在程序编写过程中，也出现了一些逻辑错误，对于错误，我们仔细逐条语句分析，最终解决了错误，解决过程中也加深了对FPGA的语言逻辑及硬件结构的理解。

Verilog 实验报告

练习三利用条件语句实现计数分频时序电路实验目的：1.掌握条件语句在简单时序模块设计中的使用；2.学习在Verilog模块中应用计数器；3.学习测试模块的编写、综合和不同层次的仿真。

实验理论：实验用到Verilog HDL提供的条件语句供分支判断，以描述较复杂的时序关系。

在可综合风格的Verilog HDL模型中，常用的条件语句有if-else和case-endcase两种结构。

两者相比，if-else 用于不是很复杂的分支关系，实际编写可综合风格的模块，特别是用状态机构成的模块时，更常用的是case-endcase风格的代码。

在多重if 嵌套语句中，else 与前面最近的if 相对应（即与前面最近的if 组成一对if-else 语句。

为确保程序的可读性和语句的对应性，请使用begin…end 块语句。

下面给出的范例也是一个可综合风格的分频器，可将10MB的时钟分频为500KB的时钟。

基本原理与1/2分频器是一样的，但是需要定义一个计数器，对于实现占空比为1：1分频，首先进行上升沿触发进行模J计数，计数从零开始，到19进行输出时钟翻转，然后经过19再次进行翻转得到一个占空比非1：1分频时钟。

再者同时进行下降沿触发的模19计数，到和上升沿过19时，输出时钟再次翻转生成占空比非1：1分频时钟。

两个占空比非1：1分频时钟相或运算，得到占空比为1：1分频时钟。

以准确获得1/20分频。

Verilog模块结构完全嵌在module和endmodule声明语句之间；每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义。

模块源代码：//------------------ fdivision.v-------------------//module fdivision(RESET,F10MB,F500KB);input F10MB,RESET; output F500KB; //输出为500KB的输出端reg F500KB; //定义一位寄存器reg [7:0]j; //定义数据宽为8的计数寄存器jalways @(posedge F10MB)if(! RESET) //当RESET无效时，对输出端和计数器初始化beginF500KB<=0;j<=0;endelsebeginif(j==19) //当j=19时，将时钟翻转，并将计数器清零beginj<=0;F500KB=~F500KB;endelsej<=j+1; //当j不等于19时使j加1endendmodule测试模块常见的形式：module t;reg …; //被测模块输入/输出变量类型定义wire…; //被测模块输入/输出变量类型定义initial begin …; …; …; end … …//产生测试信号always #delay begin …; end … …//产生测试信号Testedmd m(.in1(ina), .in2(inb), .out1(outa), .out2(outb) );//被测模块的实例引用initial begin ….; ….; …. end //记录输出和响应endmodule测试模块源代码：`timescale 1ns/100ps`define clk_cycle 50module division_Top;reg F10MB,RESET;wire F500KB_clk;always #`clk_cycle F10MB=~F10MB;initialbeginRESET=1;F10MB=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision (.RESET(RESET),.F10MB(F10MB),.F500KB(F500_clk));endmodule仿真结果：练习：利用10MB的时钟，设计一个单周期形状的周期波形。

verilog课程设计实验报告

verilog课程设计实验报告一、教学目标本课程旨在通过Verilog硬件描述语言的学习，让学生掌握数字电路设计的自动化工具，理解并实践硬件描述语言在数字系统设计中的应用。

通过本课程的学习，学生应达到以下目标：1.知识目标：–理解Verilog的基本语法和结构。

–掌握Verilog中的模块化设计方法。

–学习常用的Verilog描述技巧，包括逻辑门级建模、行为级建模和结构级建模。

2.技能目标：–能够运用Verilog语言进行简单的数字电路设计。

–学会使用至少一种Verilog仿真工具进行电路功能验证。

–能够阅读和理解Verilog代码，进行简单的代码优化。

3.情感态度价值观目标：–培养学生的团队合作意识，在实验报告中能够体现分工合作的精神。

–培养学生的问题解决能力，鼓励学生在遇到问题时积极寻找解决方案。

–培养学生对新技术的好奇心和学习兴趣，激发他们对电子工程领域的热爱。

二、教学内容依据教学目标，本课程的教学内容将围绕Verilog语言的基础知识、实践应用和项目设计展开。

教学大纲安排如下：1.第一部分：Verilog基础知识（2周）–介绍Verilog的背景和基本概念。

–详细讲解Verilog的数据类型、运算符和语句。

2.第二部分：模块化设计（2周）–讲解模块的定义和封装。

–实践模块的端口声明和模块实例化。

3.第三部分：数字电路的Verilog描述（2周）–通过实例教学，掌握逻辑门、触发器等基本组件的Verilog建模。

–学习组合逻辑和时序逻辑的设计方法。

4.第四部分：仿真与测试（1周）–学习使用仿真工具进行电路功能验证。

–理解并实践测试台（testbench）的编写。

5.第五部分：项目设计（3周）–小组合作完成一个较为复杂的数字系统设计项目。

–包括系统模块的划分、编码、仿真和测试。

三、教学方法为了提高学生的学习效果，将采用多种教学方法相结合的方式进行授课：1.讲授法：用于讲解Verilog的基本概念和语法。

Verilog实验报告(电子)

北航verilog实验报告(全)

目录实验一 (2)实验二 (8)实验三 (14)实验四 (27)实验一实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。

实验内容：必做实验：练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做实验：选做一、练习一的练习题选做二、7段数码管译码电路练习一、简单的组合逻辑设计描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。

实验代码：模块源代码：module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0;endmodule测试模块源代码：`timescale 1ns/1ns`include "./compare.v"module t;reg a,b;wire equal;initialbegina=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;endcompare m(.equal(equal),.a(a),.b(b));endmodule实验波形练习二、简单分频时序逻辑电路的设计用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。

实验代码：模块源代码：module halfclk(reset,clkin,clkout);input clkin,reset;output clkout;reg clkout;always@(posedge clkin)beginif(!reset) clkout=0;else clkout=~clkout;endendmodule测试模块源代码：`timescale 1ns/100ps`define clkcycle 50module tt;reg clkin,reset;wire clkout;always#`clkcycle clkin=~clkin;initialbeginclkin=0;reset=1;#10 reset=0;#110 reset=1;#100000 $stop;endhalfclk m0(.reset(reset),.clkin(clkin),.clkout(clkout));endmodule练习题1：设计一个字节（8位）的比较器。

verlog实验报告

Verilog实验报告1. 引言本实验旨在通过使用Verilog硬件描述语言来实现一个简单的电路设计。

Verilog是一种用于描述电路行为和结构的编程语言，可以用于设计和仿真数字电路。

本实验将通过逐步的思考过程，详细说明实验的设计和实现。

2. 设计思路首先，我们需要确定电路的功能和需要实现的功能。

在这个例子中，我们将设计一个简单的4位加法器电路。

接下来，我们需要创建一个顶层模块，该模块将包含所需的输入和输出端口，并将其他模块连接在一起。

我们可以使用以下代码创建一个顶层模块：module top_module(input [3:0] a, input [3:0] b, output [3:0] sum);// 端口声明// 内部逻辑实现endmodule然后，我们可以创建一个子模块，该模块将执行实际的加法操作。

我们可以使用以下代码创建一个加法器模块：module adder(input [3:0] a, input [3:0] b, output [3:0] sum);// 加法操作实现endmodule在加法器模块中，我们可以使用位级操作符+来执行实际的加法运算。

我们可以使用以下代码实现加法操作：assign sum = a + b;最后，我们将在顶层模块中实例化加法器模块，并将输入和输出端口连接在一起。

我们可以使用以下代码实现实例化和连接：adder adder_instance(.a(a), .b(b), .sum(sum));3. 实验结果在完成上述步骤后，我们可以编译和仿真我们的Verilog代码。

可以使用常见的Verilog仿真器（如ModelSim）来进行仿真。

在仿真期间，我们可以为输入端口输入不同的二进制数，并观察输出端口是否正确计算了输入数的和。

通过逐步调试和测试，我们可以确保电路的正确性。

4. 总结通过本实验，我们学习了使用Verilog硬件描述语言设计和实现数字电路。

我们了解了Verilog的基本语法和结构，并通过实例演示了设计一个简单的4位加法器电路的过程。

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(3)2．学习时序电路测试模块的编写。

(3)3．学习综合和不同层次的仿真。

(3)实验三利用条件语句实现计数分频时序电路 (5)实验四阻塞赋值与非阻塞赋值的区别 (7)实验五用always块实现较复杂的组合逻辑： (10)实验六在 Verilog HDL中使用函数 (12)实验七在Verilog HDL中使用任务(task) (14)实验八利用有限状态机进行时序逻辑的设计 (17)实验九楼梯灯 (19)实验思考与总结 (29)学院：学号：姓名：实验一简单组合逻辑设计一．实验目的：1．掌握基本组合逻辑电路的实现方法。

2．初步了解两种基本组合逻辑电路的生成方法。

3．学习测试模块的编写。

4．通过综合和布局布线了解不同层次仿真的物理意义。

二．实验设备：安装的PC机。

2．学习时序电路测试模块的编写。

3．学习综合和不同层次的仿真。

二．实验设备：安装的PC机。

2．学习在Verilog模块中应用计数器。

3．学习测试模块的编写、综合和不同层次的仿真。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：仿真一个可综合风格的分频器，将10MB的时钟分频为500KB的时钟，定义一个计数器，原理同1/2分频器一样，只不过分频变为1/20。

四．实验代码module fdivision(RESET,F10M,F500K);input RESET,F10M;output F500K;reg F500K;reg[7:0]j;always @(posedge F10M)if(!RESET)beginF500K <= 0;j<=0;endelsebeginif(j==9)beginj<=0;F500K =~ F500K;endelsej<=j+1;endendmodule`timescale 1ns/1ps`define clk_cycle 50module division_Top;reg F10M,RESET;wire F500K_clk;always #`clk_cycle F10M=~F10M;initialbeginRESET=1;F10M=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision(.RESET(RESET),.F10M(F10M),.F500K(F500K_clk)); endmodule五．综合仿真结果实验四阻塞赋值与非阻塞赋值的区别一．实验目的：1．通过实验,掌握阻塞赋值与非阻塞赋值的概念和区别。

2．了解非阻塞和阻塞赋值的不同使用场合。

3．学习测试模块的编写、综合和不同层次的仿真。

二．实验设备：安装Modelsim-6.5c的PC机。

三．实验内容：两个模块，一个阻塞赋值，一个非阻塞赋值，观察两者之间的区别四．实验代码module blocking(clk,a,b,c);output [3:0]b,c;input [3:0]a;input clk;reg [3:0]b,c;always @(posedge clk)beginb=a;c=b;$display("Blocking:a=%d,b=%d,c=%d",a,b,c);endendmodule100 a100 a100 a100 a-6.5c100a-6.5c lk(clk),.n(n),.result(result),.reset(reset)); endmodule五．综合仿真结果练习题仿真结果实验七在Verilog HDL中使用任务(task)一．实验目的：1．掌握任务在Verilog模块设计中的应用。

2．学会在电平敏感列表的always中使用拼接操作、任务和阻塞赋值等语句，并生成复杂组合逻辑的高级方法。

二．实验设备：安装的PC机。

三．实验内容：利用电平敏感的always块和一个比较两变量大小排序的任务，设计出４个并行输入数的高速排序组合逻辑。

四．实验代码module sort4(ra,rb,rc,rd,a,b,c,d);output [3:0]ra,rb,rc,rd;input [3:0]a,b,c,d;reg [3:0]ra,rb,rc,rd;reg [3:0]va,vb,vc,vd;always @(a or b or c or d)begin{va,vb,vc,vd}={a,b,c,d};sort2(va,vc);sort2(vb,vd);sort2(va,vb);sort2(vc,vd);sort2(vb,vc);{ra,rb,rc,rd}={va,vb,vc,vd};endtask sort2;inout [3:0]x,y;reg [3:0]tmp;if(x>y)begintmp=x;x=y;y=tmp;endendtaskendmodule`timescale 1ns/100psmodule task_Top;reg [3:0]a,b,c,d;wire [3:0] ra,rb,rc,rd;initialbegina=0;b=0;c=0;d=0;repeat(50)begin#100 a={$random}%15;b={$random}%15;c={$random}%15;d={$random}%15;end#100 $stop;endsort4 sort4(.a(a),.b(b),.c(c),.d(d),.ra(ra),.rb(rb),.rc(rc),.rd(rd)); endmodule五．综合仿真结果练习题仿真结果实验八利用有限状态机进行时序逻辑的设计一．实验目的：1．掌握利用有限状态机实现一般时序逻辑分析的方法。

2．掌握用Verilog编写可综合的有限状态机的标准模板。

3．掌握用Verilog编写状态机模块的测试文件的一般方法。

二．实验设备：安装的PC机。

三．实验内容：设计一个简单的状态机，功能是检测一个5位的二进制序列“10010”。

四．实验代码module seqdet(x,z,clk,rst,state);input x,clk,rst;output z;output [2:0]state;reg [2:0]state;wire z;parameter IDLE='d0,A='d1,B='d2,C='d3,D='d4,E='d5,F='d6,G='d7;assign z=(state==E&&x==0)1:0;always @(posedge clk)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE:if(x==1)beginstate<=A;endA:if(x==0)beginstate<=B;endB:if(x==0)beginstate<=C; endelsebeginstate<=F; endC:if(x==1)beginstate<=D; endelsebeginstate<=G; endD:if(x==0)beginstate<=E; endelsebeginstate<=A; endE:if(x==0)beginstate<=C; endelsebeginstate<=A; endF:if(x==1)beginstate<=A; endelsebeginstate<=B; endG:if(x==1)beginstate<=F; enddefault:state<=IDLE;endcaseendmodule`timescale 1ns/1nsmodule seqdet_Top;reg clk,rst;reg [23:0]data;wire [2:0]state;wire z,x;assign x=data[23];always #10 clk=~clk;always @(posedge clk)data={data[22:0],data[30]};initialbeginclk=0;rst=1;#2 rst=0;#30 rst=1;data='b1100_1001_0000_1001_0100; #500 $stop;endseqdet m(x,z,clk,rst,state); endmodule五．综合仿真结果实验九楼梯灯一．实验目的：掌握用Verilog编写简单程序二．实验设备：安装的PC机。

三．实验内容：楼下到楼上依次有3个感应灯：灯1、灯2、灯3。

当行人上下楼梯时，各个灯感应到后自动点亮，若在8s内感应信号消失，则点亮8s，若感应信号存在时间超过8s，则感应信号消失4s后灯自动关闭。

任务1：做出如上逻辑电路设计并仿真；任务2：考虑去抖情况，对于感应信号到达存在毛刺(小于，设计合适逻辑并剔出。