基于Cadence的静态CMOS门电路仿真设计
CMOS反相器的电路仿真及其工艺模拟和版图设计
CMOS反相器的电路仿真及其工艺模拟和版图设计摘要：CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文主要通过简单的介绍基于Cadence的CMOS反相器的电路仿真和版图设计及基于SILV ACO的CMOS反相器的工艺仿真，体现了集成电路CAD 的一种基本方法和操作过程。
关键词：CMOS反相器、Cadence、SILV ACO、仿真、工艺、版图0引言：电子技术的发展使计算机辅助设计（CAD）技术成为电路设计不可或缺的有力工具。
国内外电子线路CAD软件的相继推出与版本更新，是CAD技术的应用渗透到电子线路与系统设计的各个领域，如电路图和版图的绘制、模拟电路仿真、工艺模拟与仿真、逻辑电路分析、优化设计、印刷电路板的布线等。
CAD 技术的发展使得电子线路设计的速度、质量、精确度得以保证。
顺应集成电路发展的要求，集成电路CAD，确切地说是整个电子设计自动化必须要有更大的发展。
随着集成电路与计算机的迅速发展，以CAD为基础的EDA技术一渗透到电子系统和专用集成电路设计的各个环节。
一个能完成比较复杂的VLSI设计的EDA系统一般包括10~20个CAD工具，涉及从高层次数字电路的自动综合、数字系统仿真、模拟电路仿真到各种不同层次的版图设计和校验工具，完成自顶向下的VLSI设计的各个环节和全部过程。
为满足日益增大的信息处理能力的需求，主要从实现图形最小尺寸的工艺精度和提高单位面积晶体管数目的集成度两个方面来努力，还要综合考虑满足电路功能以及工作频率和功耗的性能指标。
CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
1基于Cadence的CMOS反相器的设计：1.1 Cadence简介：Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。
用Cadence仿真基本CMOS放大器电路
用Cadence仿真基本CMOS放大器电路作者：向导来源：《硅谷》2012年第05期摘要：用Cadence软件仿真两种基本CMOS放大器电路，旨在站在初学者的角度介绍仿真思想。
电路在设计与仿真时会出现的诸多问题，例如为得到较大的电压摆幅而使某些管子在工作时进入三极管区，导致增益降低；沟道长度调制效应和体效应的影响；如何确定MOS管的沟道长度L和沟道宽度W。
针对以上问题，介绍一种既联系数学公式又考虑实际电路效应的仿真思想。
为方便初学者学习使用Cadence，还给出具体操作步骤。
关键词： Cadence；仿真；CMOS；放大器中图分类号：TP368 文献标识码：A 文章编号：1671－7597（2012）0310020－030 引言在电路设计领域中，模拟电路设计（Design of Analog Circuit）是不可或缺的部分，而模拟CMOS集成电路设计（Design of Analog CMOS Integrated Circuit）已成为其核心。
当模拟电路设计完成后必须进行仿真验证，模拟、混合信号IC的仿真验证是IC设计成败的关键。
Cadence软件提供非常完整的模拟、混合信号仿真验证的解决方案，因此现在工业界多使用Cadence软件，那么学会使用Cadence将是非常有必要的。
刚开始学习CMOS模拟电路设计的大学生一定会遇到不小的难题，但是若在学习的同时使用Cadence来进行仿真验证，这将对知识的领悟是大有裨益的。
因此，本文旨在通过对三种简单CMOS放大器的设计与仿真来介绍一些便于理解的仿真思想，希望能帮助初学者学习和分析。
1 共源共栅放大器的设计与仿真将欲搭建的器件、电阻、电源和地线按照图4构造电路，下文中出现的符号（如M4）可通过图4查看。
电源设置5V，nmos选择“mn”，pmos选择“mp”，为了近似可以忽略沟道调制效应，采用沟道长度L=4 。
1.1 设定直流工作点以及各个参数1.1.1 确定M4的直流电压、电流和W（沟道宽度）首先引出一个惯例：一般取，并且习惯设定管子的过驱动电压。
cmos模拟集成电路设计与仿真实例——基于cadence ic617
cmos模拟集成电路设计与仿真实例——基于cadence ic617CMOS（互补金属氧化物半导体）模拟集成电路是现代电子设备中常见的一种设计和制造技术。
在本文中，我们将介绍基于Cadence IC617的CMOS模拟集成电路设计和仿真实例，以便读者了解CMOS电路设计的基本流程和重要步骤。
步骤1：设计电路首先，我们需要确定所设计的电路的功能和性能指标。
例如，我们可以设计一个运算放大器电路来放大输入的电压信号。
然后，我们可以使用Cadence IC617中的设计工具创建原始的电路图。
在Cadence IC617中，我们可以选择所需的电路元件，如MOS管、电容器和电阻器，并将它们放置在电路图中。
然后，我们可以将它们连接起来，以实现所需的电路功能。
在设计电路时，我们需要注意元件的尺寸和位置，以及电路的布局，以确保性能和可靠性。
步骤2：参数化模型完成电路设计后，接下来我们需要为每个元件选择适当的参数化模型。
这些模型是描述元件行为和特性的数学表达式。
例如，我们可以选择MOS管的Spice模型，该模型可以描述其转导和容性特性。
在Cadence IC617中，我们可以通过浏览模型库，选择适合我们电路的元件模型。
然后，我们可以将这些模型与电路元件关联起来，以便在仿真过程中使用。
步骤3：电路布局完成参数化模型的选择后，我们需要进行电路布局。
电路布局是将电路元件实际放置在芯片上的过程。
在Cadence IC617中，我们可以使用布局工具来配置电路元件的位置和尺寸。
在电路布局过程中，我们需要考虑元件之间的互连和布线。
我们可以使用布线工具来连接元件的引脚，并确保布线符合规定的电气规范。
同时，我们还需要遵循布线规则，以确保信号传输的稳定性和可靠性。
步骤4：参数抽取和后仿真完成电路布局后，我们可以进行参数抽取和后仿真。
参数抽取是从电路布局中提取出元件的真实特性和物理参数的过程。
在Cadence IC617中，我们可以使用抽取工具来自动提取电路布局中各个元件的参数。
基于Protues的静态CMOS逻辑电路的设计与仿真
工业技术科技创新导报 Science and Technology Innovation Herald104DOI：10.16660/ki.1674-098X.2020.17.104基于Protues的静态CMOS逻辑电路的设计与仿真①钱香1 李丽萍2(1.无锡科技职业学院 江苏无锡 214028；2.无锡睿米信息技术有限公司 江苏无锡 214000)摘 要：微电子学是一门理论性较强的学科，为了提高学生的学习效果及学习兴趣，在课程中加入实验教学环节。
静态CMOS逻辑电路是集成电路中常用的逻辑电路。
本文介绍了Protues软件在集成电路设计教学中的应用，通过实例讲解如何用Protues软件进行静态CMOS逻辑电路的设计与仿真。
学生通过软件设计并仿真电路，加深对知识点的理解，提高学习效果和学习兴趣。
关键词：集成电路 CMOS Protues 表决器中图分类号：G642.0 文献标识码：A 文章编号：1674-098X(2020)06(b)-0104-02①作者简介：钱香（1985,3—），女，江苏如皋人，本科，讲师，主要从事微电子技术专业的教学。
集成电路产业是信息技术产业的核心。
《中国集成电路产业人才白皮书（2018-2019年版）》数据显示我国集成电路人才的缺口较大，预计到2021年存在26.1万人的缺口[1]。
无锡被公认为是中国的“硅谷”，微电子企业较多，可是并不是每个高职院校都开设了微电子技术专业，微电子技术专业的学生数量远远满足不了企业的需求。
对非微电子技术专业的学生开设微电子学相关课程一方面可以拓宽学生的知识面，另一方面可以让将来从事微电子工作的学生更快适应工作。
微电子学是一门理论性较强的学科，讲解专业知识时比较枯燥，学生容易缺乏兴趣，且不容易理解。
为了提高学生的学习效果及学习兴趣，在课程中加入实验教学环节。
其中集成电路设计一般使用Cadence软件，学生必须到实验室才能使用，且入门稍难。
cadence课程设计
模拟CMOS集成电路课程设计学院：机械与电子工程学院专业：电子科学与技术班级：080631姓名：刘颖华学号：08063131指导老师：蔡志民老师2011.12一、实验目的1.熟悉candence软件的使用2.了解运算放大器的基本原理3.能够对带宽、增益等参数进行调节达到指标二、设计任务及指标要求基于CMOS 0.18um工艺，设计一个运算放大器电路。
要求：（1）能够实现对两路差分输入信号进行放大，并且以单端形式输出;(2)在电路正常工作下，计算运放的功耗；（3）负载电容为15pF，负载电阻为100k情况下，运算交流小信号增益>20Db,单位增益带宽>10M Hz,相位裕度>60度；（4）完成电路前仿及版图后仿。
三、实验操作打开终端，进入文件夹目录，输入icfb &启动软件，主要中间有个空格。
启动后出现下图：（一）、运算放大器的原理图设计1、创建库和视图单元点击CIW窗口的file—new—library，由此可创建库，用来存放单元视图的文件夹，将库文件的路径设置在cadence目录下，Name栏输入库文件名last，右侧Technology File 栏中选择Attach to an existing teachfile，点击OK。
然后再点击file—new—cellview，创建一个单元视图，不同的单元视图存放不同的文件夹，Library Name 选取为last，添加库名，点击OK，此时便会弹出Schematic Edit的空白窗口。
2、运算放大器原理图图13．原理图的连接3.1 元器件参数设置PMOS P1 8u P2,P3,P4 16uNMOS N1,N2 400nR r 10kVDD vdc 1.8v负载电容:15pF负载电阻:100k差分输入端都加入900mv的直流电压，同相输入端加入1v的交流电压（在vdc的AC magnitude 栏设置）。
3.2 添加元件在Schematic Edit的窗口中，选择Add—Instance窗口，点击Browse按钮，弹出Library Browser窗口。
介绍CMOS集成电路设计仿真软件的使用
介绍CMOS集成电路设计仿真软件的使⽤电路模拟实验专题实验⽂档微电⼦中⼼王永⽣⼀、简介本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的⽅法和spice仿真⼯具的使⽤。
SPICE仿真器有很多版本，⽐如商⽤的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强⼤，在集成电路设计中使⽤得更为⼴泛。
因此本实验专题以HSPICE和SPECTRE作为主要的仿真⼯具，进⾏电路模拟⽅法和技巧的训练。
参加本实验专题的⼈员应具备集成电路设计基础、器件模型等相关知识。
⼆、Spice基本知识(2)⽆论哪种spice仿真器，使⽤的spice语法或语句是⼀致的或相似的，差别只是在于形式上的不同⽽已，基本的原理和框架是⼀致的。
因此这⾥简单介绍⼀下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明⽂档。
⾸先看⼀个简单的例⼦，采⽤spice模拟MOS管的输出特性，对⼀个NMOS管进⾏输⼊输出特性直流扫描。
V GS从1V变化到3V，步长为0.5V；V D S从0V变化到5V，步长为0.2V；输出以V G S为参量、I D与V DS之间关系波形图。
*Output Characteristics for NMOSM1 2 1 0 0 MNMOS w=5u l=1.0uVGS 1 0 1.0VDS 2 0 5.op.dc vds 0 5 .2 Vgs 1 3 0.5.plot dc -I(vds).probe*model.MODEL MNMOS NMOS VTO=0.7 KP=110U+LAMBDA=0.04 GAMMA=0.4 PHI=0.7.end描述的仿真电路如下图，图2-1 MOS管输⼊输⼊特性仿真电路图得到的仿真波形图如下图。
cmos模拟集成电路设计与仿真实例——基于cadence ic617
cmos模拟集成电路设计与仿真实例——基于cadence
ic617
《CMOS模拟集成电路设计与仿真实例：基于Cadence IC617》是一本介绍CMOS模拟集成电路设计与仿真的专业书籍，主要基于Cadence公司的IC617软件平台进行讲解。
书中详细介绍了CMOS模拟集成电路的基本原理、设计流程、仿真方法以及实际应用等方面的知识，适合从事模拟集成电路设计、仿真和应用的工程师和技术人员阅读。
书中首先介绍了CMOS模拟集成电路的基本原理，包括CMOS器件的工作原理、基本电路结构和参数等。
接着，书中详细介绍了CMOS模拟集成电路的设计流程，包括电路设计、版图绘制、参数提取等方面的知识。
此外，书中还介绍了如何使用IC617软件进行CMOS模拟集成电路的仿真，包括仿真流程、模型建立、参数设置等方面的知识。
此外，书中还通过实例介绍了CMOS模拟集成电路的实际应用，包括音频放大器、电源管理芯片、传感器接口电路等方面的应用。
这些实例可以帮助读者更好地理解CMOS模拟集成电路的设计和仿真过程，并掌握相关的技能和经验。
总的来说，《CMOS模拟集成电路设计与仿真实例：基于Cadence IC617》是一本实用的专业书籍，适合从事CMOS模拟集成电路设计和仿真的工程师和技术人员阅读。
通过阅读本书，读者可以深入了解CMOS模拟集成电路的基本原理、设计流程、
仿真方法以及实际应用等方面的知识，提高自己的专业水平和实际应用能力。
CMOS模拟集成电路设计与仿真实验指导书
CMOS模拟集成电路设计与仿真实验指导书模拟集成电路原理实验指导书二零一二年五月实验1 集成电路版图识别与提取一、实验目的随着IT产业的迅速发展，集成电路在国民经济和国防建设中的地位日益突出。
IC设计技术尤显重要。
版图识别与提取是微电子IC逆向设计的关键技术。
一方面可借鉴并消化吸收先进、富有创意的版图设计思想、结构。
建立自己的版图库；另一方面通过分析、优化已有版图可将原有芯片的性能加以改进提高。
本实验是基于微电子技术应用背景和《模拟集成集成电路》课程设置及其特点而设置，目的在于：1增加对塑封、陶瓷封装等不同封装形式的感性认识；2 增加对硅圆片、芯片的感性认识；3 学习并掌握集成电路版图的图形识别、电路拓扑结构提取。
4能对提取得到的电路进行功能分析、确定，并可运用EDA软件展开模拟仿真。
二、实验原理本实验重点放在版图识别、电路拓扑提取、版图编辑三大模块，实验流程如下：三、实验内容1．观察典型集成电路的封装形式；2．观察集成电路成品剖片的电路结构；3．观察硅圆片与未封装的芯片；4．在芯片上找出划片槽、测试单管、分布在芯片边缘的压焊点、对位标记，并测出有关图形的尺寸和间距。
仔细观察芯片图形的总体布局，找出电源线、地线、输入端、输出端以及相应的压焊点；6．判断集成电路的工艺类别；7．根据以上判断、提取芯片上图形所示电路图的拓扑结构；复查、修正，并进行仿真验证。
四、实验步骤1．观察典型集成电路的封装形式；2．对集成电路成品剖片的电路结构进行观察；3．观察测试单管。
仔细观察芯片的布局布线，找出电源线和地线。
4．确定芯片工艺类别，分清单个的元件结构，提取版图电路拓扑结构五、实验报告1．版图识别与提取过程总结2．绘出所提版图的电路拓扑结构六、附：版图照片（含铝线照片）：金属1层去铝线照片衬底层课下思考练习: 金属1层去铝线照片衬底层实验2CMOS模拟集成电路设计与仿真一、实验目的与意义随着IT产业的迅猛发展，微电子集成电路在通讯、计算机及其他消费类电子产品中的重要地位日益突出，而IC的生产和设计技术水平是决定IC芯片性能的两大要素。
cmos模拟集成电路设计与仿真实例——基于cadence ic617
cmos模拟集成电路设计与仿真实例——基于cadence ic617现如今，随着电子技术的快速发展，集成电路逐渐成为了现代电子产品的核心组成部分。
而在集成电路设计与制造的过程中，模拟集成电路设计显得尤为重要。
CMOS模拟集成电路设计与仿真是其中的重要环节，它是指利用CMOS技术设计和实现各种类型的模拟电路，通过仿真验证电路的性能和可靠性。
在CMOS模拟集成电路设计中，Cadence IC617是一个常用的设计工具。
它提供了一整套完善的设计和仿真环境，可以帮助工程师们高效地进行电路设计和验证。
下面，我们将以基于Cadence IC617的CMOS模拟集成电路设计与仿真为例，详细介绍该过程的步骤和要点。
首先，进行CMOS模拟集成电路设计时，我们需要明确电路的功能和性能要求。
比如，我们可以设计一个放大电路，要求其具有特定的增益和带宽。
或者设计一个滤波电路，要求其具有特定的截止频率和衰减特性。
这些要求将直接影响后续的电路设计和参数选择。
接下来，我们需要进行电路的整体结构设计。
在整体结构设计中，我们需要选择电路的拓扑结构和元件的类型。
对于CMOS模拟集成电路来说，常见的拓扑结构包括共源共栅放大器、共源共漏放大器、共射放大器等。
而元件的类型包括MOS管、电容、电阻等。
通过合理选择和组合这些结构和元件，可以实现所需的电路功能。
接下来，我们需要进行电路的详细设计和参数选择。
在详细设计中，我们需要确定电路的工作点和元件的尺寸。
工作点的选择与电路的静态特性密切相关，而元件的尺寸则决定了电路的动态特性和性能。
在参数选择时，我们需要考虑电路的可靠性和稳定性，而且要与实际的工艺条件相匹配。
完成电路的详细设计后，我们需要进行电路的仿真验证。
在仿真验证中，我们可以使用Cadence IC617提供的仿真工具，对电路进行各种测试和分析。
比如，我们可以使用直流分析进行电路的静态特性分析，使用交流分析进行电路的频率响应分析，使用蒙特卡洛分析进行电路的可靠性分析等。
实验四 CMOS静态逻辑门电路
实验四CMOS静态逻辑门电路（1）姓名学号I.二输入与非门1.将实验三中CMOS反相器的NMOS管参数改成L=0.18um，W=0.5um，PMOS管参数改成L=0.18um，W=1.9um：a)负载仍为2.2fFb)vpulse的上升下降时间仍为10ps要求：仿真并记录反相器对应的上升下降时间，这个上升下降时间将被用来作为其它静态逻辑门电路调整的目标。
2.参照讲义，为二输入与非门建立“schematic”和“symbol”，名字统一叫做“nand2”，输入输出端口建议使用“A，B，Out”，初始参数与CMOS反相器相同，即：两个NMOS管参数均改成L=0.18um，W=0.5um，两个PMOS管参数均改成L=0.18um，W=1.9um。
a)负载仍为2.2fFb)vpulse的上升下降时间仍为10ps（注意：这时需要两个vpulse分别给A跟B供电）要求：将建立好的“schematic”和“symbol”截屏并粘贴到以下空白处。
3.调整两个“vpulse”各自的delay time，使得同一时刻两个输入AB分别为“00,01,10,11”。
要求：a)观察瞬态分析对应的输出波形，看逻辑上是否正确。
b)正确无误后，将A，B（含有四种组合）以及Out的波形图粘贴到下边空白处。
4.在逻辑正确无误的基础上，思考哪两种AB输入情况分别对应着最差上升时间和最差下降时间？要求：结合以下提示信息分别记录不同AB输入情况下最差上升时间和最差下降时间，并将带有“Delta Cursor”标注的波形图粘贴到以下空白处。
提示：最差上升时间的测量方法，首先保持并联的两个PMOS管中任意一个PMOS管的输入为高电平，然后将另一个PMOS管的输入由高变为低，此时测量对应的输出电压由低到高的上升时间，即为最差上升时间。
最差下降时间的测量方法，首先保持串联的两个NMOS管中上边NMOS 管的输入为高电平（思考：为什么要保持上边NMOS管输入不变，而不是任意一个NMOS管？），然后将下边NMOS管的输入由低变为高，同时测量对应的输出由高到底的下降时间，即为最差下降时间。
实验一、Cadence软件操作步骤
实验一基本门电路设计——电路仿真一、实验内容：完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计实验目的掌握基本门电路的设计方法掌握基本门电路的设计方法熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路设计要求：设计要求：1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米3.反相器宽度限制为mos 器件不折栅4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属15.版图满足设计规则要求，并通过LVS 检查三、设计过程：启动icfb1.建立自己的设计库2.用Virtuoso Schematic Composer 画电路图3. 在Analog Design Environment中进行电路仿真4. 用Virtuoso （XL）Layout Editer 画版图5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。
四、实验步骤1.Cadence软件操作步骤：（1）.点击桌面虚拟机快捷方式图标；（2）.打开虚拟机（存放路径：F:\cadence）；（3）.启动虚拟机（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。
2.. 新建一个库建立自己的Design Lib第一步：CIW-> Tools-Library manager第二步：File-New弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile”第三步：弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st023.新建一个电路图（1）File->New->Cellview（2）弹出“Create New File”对话框，“Library Name”项选择“lesson1”“Cell Name”项填入”inv”，“Tool”项选择”Composer-Schematic”“Tool”项确定后, 相应的“View Name”项会出现内容因而无需输入”，点击“OK”后就进入Virtuso Schematic。
模拟cmos集成电路实验报告
模拟CMOS集成电路设计实验报告反相器原理图设计学院机械与电子工程学院班级学号姓名指导老师报告时间 2015.6.2一、实验目的1.学会创建模型库和单元视图2.了解schematic 设计环境3.学会如何画反相器原理图二、实验内容和步骤1 调用candence 软件运行虚拟机直接点击三角形运行的图标然后输入icfb命令调用candence软件，此时会弹出CIW 窗口2 创建工作路径库与单元视图进入candence 后点击CIW 窗口的file—new—library，此时弹出对话窗口如下图，Name栏输入库文件名myfxq，右侧Technology File栏选择第二个。
点击OK 弹出如下窗口，这时让你选择工艺库的我们选择sto2 这个工艺库点击OK 弹出窗口中在library中可以看到我们自己建的模型库myfxq。
选中自己建好的模型库然后点击上面的File—cellview 弹出如下图窗口library name 栏不用改，cell name 栏可以自定义toll栏选择第一个则view name 栏自动为schematic。
点击OK 就弹出Schematic Editing 窗口到此单元视图也建好了。
3 画原理图⑴画原理图之前先了解以下几个快捷键：i----插入元器件w----连线p----插入输入输出引脚q----查看器件属性f----调节合适的窗口c----复制u----撤销m----移动器件del----删除⑵添加元件n管p管的添加在Schematic Editing 窗口中按下快捷键i 弹出窗口如下图点击Browse弹出Library Browse进行p管添加，再对p 管属性设置的窗口如下图，这里Total Width 设为1.4uM其它不变。
点击Hide此时鼠标箭头上就有了p管的symbol，n管的插入和p管类似，把n管的Length 改为550nm,total width为700nm。
基于Cadence的模拟集成电路设计
作为流行的EDA工具之一，Cadence一直以来以其强大的功能受到广大EDA工程师的青睐。Cadence可以完成整个IC设计流程的各个方面，如电路图输入(Schematic Input)、电路仿真(Analog Simulation)、版图设计（Layout Design）、版图验证（Layout Verification）、寄生参数提取（Layout Parasitic Extraction）以及后仿真（Post Simulation）。如图1.1所示，我们给出了一个简单的模拟集成电路设计流程，以及对应的Cadence工具。
2
2.1
Cadence初次启动之前需要如下一些配置文件：
.cshrc文件：有关一些Cadence必需的环境变量，如Cadence软件的路径及license。
.cdsenv文件：包含Cadence各种工具的一些初始设置。
.cds.lib文件：用户库的管理文件，在第一次运行Cadence时自动生成。
.cdsinit文件图3.11最终的电路图
3.6
设计完成的电路和图需要经过检查方能进行仿真。单击菜单栏->Check and Save或者键入快捷键大写的X（shift+x），可以对电路进行检查并存储。
检查后如果有错会在CIW窗口上显示示错误或警告信息。如果没错，则如图3.12所示，检查无误后可以关闭Composer了。
如果不做版图设计的话，就不需要tf文件。这里我们选择第三项Don’t need a techfile，单击OK确定。
现在，本教程需要的库就设置好了。
3
本章将通过画一个CMOS反相器来简单的介结电路图设计流程。Cadence用于原理图设计的工具称为Composer。
3.1
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
科学技术创新2019.24
基于Cadence 的静态CMOS 门电路仿真设计
王文彬杨定坤罗坤欧阳林
（成都信息工程大学通信工程
（微电子）学院，四川成都610103）1Cadence ADE 简介ADE （Analog Design Environment ）是美国Cadence 公司开发
的集成电路设计自动化仿真软件，
其功能强大，仿真功能多样，包含直流仿真（DC Analysis ）、瞬态仿真（Transient Analysis ）、交流小信号仿真（AC Analysis ）、零极点分析（PZ Analysis ）、噪声分
析（Noise ）、蒙特卡罗分析（Monte Carlo ）、周期性稳定分析（Periodic Steady-state Analysis ）等，并可对设计仿真结果进行成品率分析和优化，大大提高了复杂集成电路的设计效率。
此外Cadence 公司还和多家半导体晶圆厂家建立了仿真工艺库文件PDK （Process Design Kit ），方便设计者选择PDK 进行设计与仿真，而本文采用的工艺为TSMC 0.18um [1]。
2静态CMOS 电路设计
静态互补CMOS 门级电路是使用最广泛的逻辑门的类型，因其具有良好的稳定性、良好的性能以及低功耗等特点而在集成电路的设计中被广泛使用。
静态互补CMOS 门级电路是由上拉网络（PUN ）和下拉网络
（PDN ）的组合而成的，其结构如图1所示。
在静态互补CMOS 门
电路设计当中，一般先根据需要待实现的逻辑运算式设计出下拉网络，然后再根据下拉网络的逻辑结构作出上拉网络，具体实施方式即是将下拉网络中MOS 管的串并联方式以及MOS 管的N/P 属性互换后得到新的网络，即是上拉网络。
而在运算方面，
对于NMOS 管来说，串联即是做乘法运算，
并联即是做加法运算，PMOS 管反之[2]。
图1二输入互补逻辑门结构
3静态CMOS 反相器
静态互补CMOS 组合逻辑门实际上就是把静态CMOS 反相器扩展为具有多个输入的逻辑门而形成的，故在此处先作反相器的讨论。
反相器应用在数字集成电路当中可以将输入信号的
相位反转180度，即是做取反运算的门电路，
此时MOS 管工作在开关状态。
但当MOS 管工作在过渡区时，
便可起到放大的作用，可应用在音频放大或者时钟振荡器中。
在电路结构上由一个PMOS 管和一个NMOS 管构成的，
这里下拉网络和上拉网络由单独一个MOS 管构成，静态互补电路都可近似看成反相器的这种结构，反相器的逻辑运输表达式如下：
通过仿真软件作出的其仿真电路结构与仿真结果曲线如图2，3所示。
图2反相器的电路仿真图
摘要：在数字集成电路的设计当中，静态互补CMOS 门电路是最常用的组合逻辑门电路之一，CMOS 结构具有对噪声的灵
敏度低、没有静态功耗、性能稳定等特点。
故本文首先介绍了静态互补CMOS 门电路的设计原理基础，
然后以经典的反相器和NAND 门级电路为例通过Cadence ADE 仿真软件对这两种静态互补CMOS 逻辑门电路进行了仿真设计，
最后，在前置正确仿真的基础上本文采用了一种伪NMOS 的方式实现了NAND 门电路，优化了设计。
关键词：静态电路；CMOS;NAND;伪NMOS
Abstract:In the design of digital integrated circuits,static complementary CMOS gates are one of the most commonly used combinational logic gates.The CMOS structure has low sensitivity to noise,no static power consumption,and stable performance.Therefore,this paper first introduces the design principle of static complementary CMOS gate circuit,and then uses the classic inverter and NAND gate-level circuit as an example to simulate the two static complementary CMOS logic gate circuits through Cadence ADE simulation software.On the basis of right pre-simulation,this paper adopts a pseudo-NMOS method to realize the NAND gate circuit and optimize the design.
Key words:Static circuit;CMOS;NAND;Pseudo NMOS 中图分类号:TN402文献标识码:A 文章编号:2096-4390(2019)
24-0064-02
Y A
64--
2019.24科学技术创新图3反相器电路的仿真结果
4静态CMOS 与非门
与非门（NAND gate ）数字电路的一种基本逻辑电路。
它可
以有多个输入端口。
其功能为：
当各个输入均为高电平1时，则输出为低电平0；当其各个输入中至少有一个为低电平0时，
则输出为高电平1。
与非门是一种典型的静态互补CMOS 组合逻辑门电路，
二端口输入的与非门逻辑表达式如下
通过仿真软件作出的其仿真电路结构与仿真结果曲线如图
4，5所示，
图4仿真结果与文献[3]中结果符合一致图4NAND 门电路的仿真电路图
图5NAND 门电路的仿真结果
5与非门电路的改进
上述的静态互补CMOS 逻辑门虽然具有高度的稳定性，
但是随着半导体集成技术与工艺的发展，器件尺寸的进一步缩
小，这种用2N 个晶体管来实现N 个输入的门级电路的方式，
不仅使得功耗成倍的增加了，同时为了保证电路的功能也需要在电路负载端接更大的负载电容，电容面积将会挤压实际芯片版
图设计中电路布置的空间。
为了解决这个问题，
本文采用了一种伪NMOS 的设计方法，即在实际电路设计中采用一个PMOS 管来替代静态互补结构中的上拉网络PUN ，从而实现多输入门级电路的晶体管使用数量下降到N+1个，大大减少了功耗与负载电容的大小。
其结构如图6所示。
结束语
通过Cadence 仿真软件对反相器和与非门两种经典的静态CMOS 逻辑门电路进行仿真，得到正确的仿真结果，并在此正确仿真的基础上采用了一种伪NMOS 结构优化了与非门的仿真
设计，该伪NMOS 结构具有如下优良特性：（1）减少了近一半的
晶体管数量，很大程度上降低了功耗。
（2）负载端接更小的负载电容，增大了版图的有效利用面积。
（3）加工难度更小，
加工成本降低。
参考文献
[1]陈铖颖，杨丽琼，
王统.CMOS 模拟集成电路设计与仿真实例———基于Cadence ADE[M].北京：电子工业出版社，2013.[2]Jan M.Rabaey,Anantha Chandrakasan,Borivoje Nikolico.数字集成电路———电路、系统与设计[M].周润德等译.第二版.北京：电子工业出版社，2017.
[3]何建新，
高胜东.数字逻辑设计基础[M].北京：高等教育出版社，
2012.
F AB
图6二输入CMOS 逻辑门的
伪NMOS 实现
65--。