第三章内部存储器2

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数字逻辑与计算机组成原理：第三章存储器系统(1)

A3 0
字线
地0 A2 0 址
译
A1
0码器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止，切断了两根位线与触发器之间的联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电流，读出0。
3)若存储元原存1，A点为高电平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的读操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储

计算机组成原理第三章第2讲 SRAM存储器

SRAM存储器
3.2 SRAM存储器
主存（内部存储器）是半导体存储器。根
据信息存储的机理不同可以分为两类：
相对而言静态读写存储器(SRAM)：
• 存取速度快，一般用作Cache

动态读写存储器(DRAM)：
• 存储容量大，一般用作主存
3.2 SRAM存储器
一、基本的静态存储元阵列 1、存储元：
例1：图3.5(a)是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W 线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。
3.2 SRAM存储器
3.2 SRAM存储器
写使能信号
3.2 SRAM存储器
三、存储器的读写周期读周期

读出时间Taq 读周期时间Trc 写周期时间Twc 写时间Twd 读周期时间Trc=写时间Twd
写周期

存取周期

3.2 SRAM存储器
片选读使能
3.2 SRAM存储器
片选写使能
3.2 SRAM存储器
教材P69
用锁存器实现。需要加电，无限期保持0或者1状态。
3.2 SRAM存储器
回顾译码器
可参考CAI动画
63
3.2 SRAM存储器
2、三组信号线

地址线：A0-A5，可指定26=64个存储单元数据线：I/O0，I/O1 ，I/O2 ，I/O3
• 行线，列线 • 存储器的字长4位

控制线：读或写存储位元、存储单元、字存储单元、最小寻址单位、最小编址单位。

写入数据：

计算机组成原理教案(第三章)

3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就确定
可靠性和集成度高，价不能重写格便宜
存储周期存储器带宽
连续启动两次操作所需间隔的最小时间
单位时间里存储器所存取的信息量,
主存的速
度
数据传输速率位/秒，字技术指标节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。当VPP引脚不加高电压时，它只是一个只读存储器。当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指令寄存器，可以实现存储器内容的变更。当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成为只读存储器，称为写保护。

第3章存储管理

中换出
峰值当接近物。理内存不足时，说页明需W 到出求i磁页，nd盘多即ow以是只s便因有会释为当将放有内页空进存面间写。回中没有可分配空间，同
换
时又必须调入内存新的
进
页面时，才需要换出页
面。
WindowsXP的存储管理
可
用
物
理内
Available MBytes 是计算机上运行的进程的可
第2节存储管理功能
• 用户实体与存储空间 • 分配、释放及分配原则 • 地址映射 • 虚拟存储器 • 存储保护与共享 • 存储区整理
用户实体与存储空间
1.用户实体与存储器的关系
• 任务在被激活之前存放在辅助存储器上。 • 当任务被激活时，它成为进程进入主存储器。 • 进程的描述部分及主程序部分始终存放于主存储器，其他程序和数据部分视需要由操作系统在内存与外存之间交换。
第三章
存储管理
学习要点
• 存储管理概述 • 存储管理功能 • 分区管理 • 分页管理 • 分段管理和段页式管理 • 常用系统中的存储管理
第1节概述及实用系统中的存储管理方法
• 概述 • DOS的存储管理 • WindowsXP的存储管理 • Linux存储管理
存储管理概述
• 主存储器是计算机系统硬件中仅次于CPU的宝贵资源。
连续的用
户逻辑地址空作业空间
OS
间，经过装入
程序直接装入
用
分区的低地址
户
部分的单一的
区
连续的区域。
单一分区
2.分配与释放
入口（作业逻辑空间）
逻辑空间≤用户区？
是装入作业
否
出错：内存不够

计算机组成原理第三章

1TB=230B
• 存取时间（存储的时间。
• 存储周期：是指连续启动两次读操作所需要间隔的最小时间。 • 存储器的带宽（数据传输速率）：是单位时间里存储器所存取的信息量。通常以位/秒或字节/秒来表示。
3.2 SRAM存储器
通常使用的半导体存储器分为随机存取存储器（Random Access Memory，RAM）和只读存储器（Read-Only Memory，ROM）。它们各自又有许多不同的类型。
相连。
A15 A14
2:4 译码器
CPU
A0 A13
11 10 01 00 CE 16K×8
CE … 16K×8 WE
CE 16K×8
WE
CE 16K×8
WE
WE
WE
D0~D7 16K×8字扩展法组成64K×8 RAM
• 字位同时扩展：既增加存储单元的数量，也加长
各单元的位数
• 实际的存储器往往需要对字和位同时扩展，如
I/O1 ….. I/O4
WE 2114 CS A0 …. A9
CPU
A0 A9
WE 2114 CS A0 …. A9
A10 A11
wE
2:4 译码器
用16K×8位的芯片采用字扩展法组成64K×8位的存储器连接图。图中4个芯片的数据端与数据总线D0—D7相连，地址总线低位地址A0—A13与各芯片的14位地址端相连，而两位高位地址A14 ，A15 经译码器和4个片选端
CPU
A0
A0 A1 A2 A3 A4 A5 A6 A7 A 8 A9
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9
A9 CS
假定使用8K×1的RAM存储器芯片，那么组成 8K×8位的存储器，每一片RAM是8192×1，故其地址

白中英计算机组成原理第三章答案

主存16MB
Cache块号需要14位
主存地址为24位主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章内部存储器
1、设有一个具有20位地址和32位字长的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组；字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。

计算机组成原理第三章存贮系统2

三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u，则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与Cache 表中的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，CPU 直接访问内存，并将被访问内存的相对应块写入Cache。
相应行；把行标记与

第三章 AT89S52单片机存储器结构PPT课件

见书P39 表3.2.5
11
3.3 外部存储器及其访问
一、外部程序存储器及访问 1、访问外部ROM所用控制信号
ALE：低8位地址锁存信号； PSEN：读取控制信号； EA:片内、外ROM访问控制信号，EA=1,访问片内；
EA=0，访问片外。 2、访问片外ROM的过程
首先通过地址总线给出地址信号，选中程序存储器该地址的存储单元，然后由PSEN发出读选通信号，在读选通信号的控制作用下，将存储在被选中存储单元中的指令代码读出并送至数据总线，单片机通过对数据总线的访问读取已送至数据总线的指令代码，完成一次对外部程序存储器的访问1过2
3.2 存储器结构
10
3.2 存储器结构
三、特殊功能寄存器SFR AT89S52有128B特殊功能寄存器区，其特殊功能寄
存器有32个，比AT89C51增加11个，比AT89S51增加6 个。
特殊功能寄存器虽与片内RAM高128B地址完全重叠，但在物理上是完全独立的。可以用寻址方式区分：直接寻址访问的是SFR; 间接寻址访问，访问的是数据 RAM。
14
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
15
3.3 外部存储器及其访问
一、外部程序存储器及访问 5、访问外部程序存储器的时序
16
3.3 外部存储器及其访问
二、外部数据存储器及访问 1、扩展外部数据存储器的方法
17
3.3 外部存储器及其访问
二、外部数据存储器及访问 2、访问外部数据存储器的时序
5
3.2 存储器结构
一、程序存储器
1）程序存储器结构
8KB Flash存储器，地址0000H～1FFFH，可外扩展

第三章 AT89s52存储器结构

例1 MOVX A，＠DPTR ；外部数据RAM中以DPTR为地址中的内容 ---A 例2 MOV P2，＃20H ；数20H ----P2 MOV R0，＃30H ；数30H ----R0 MOVX ＠R0， A ； A ---- 外部数据RAM中2030H单元

2. 访问外部数据存储器的时序

3. 扩展外部程序存储器的连接方法
P0口 P0.0~P0.7 AT89S52 ALE
EA VCC
D0
74LS373

D7 G
Q0 Q7

P2.0~P2.7
PSEN
P2口
或 EA 0 EA
外部程 A0~A7 序存 A8~A15 储片选 CE 器 OE
D0~D7
图 3.3.1外部程序存储器扩展
表 3.4.3 程序加密位的保护模式
加密位模式 LB1 LB2 LB3 1 2 3 4 U P P P U U P P U U U P 没有程序加密功能禁止在外部程序存储器中执行MOVC类指令读取内部 EA 程序存储器中的指令代码; 被采样并在复位时被锁存；禁止对Flash存储器再编程同模式2，并禁止内部存储器校验。同模式3，并禁止外部存储器的执行。组合加密功能

2. 程序存储器加密的 AT89S 系列 VCC 方法 P2.6 对程序存储器加密需要 P3.6 高电平 RST 根据所希望采取的加密 P2.7 保护模式对3位加密位 P3.7 VPP EA LB1、LB2和LB3进行 XTAL1 编程。编程按照 ALE LB1→LB2→LB3的顺 GND 序按位进行。注意，在 PSEN XTAL2 对各位加密位进行编程时，其控制信号是不同的。图3.4.2为对加密图 3.4.2 加密位编程逻辑电路位编程的逻辑电路图。

408计算机组成原理计组存储器真题

知识点概括
1.存储器的分类
2.层次化存储器的基本结构
局部性原理
3.半导体随机存取存储器(1) SRAM; (2) DRAM; (3) Flash.
4.主存储器(1) DRAM芯片; (2) 多模块存储器; (3) 主存与CPU的连
接.
5.外部存储器(1) 磁盘存储器；(2) 固态硬盘SSD.
6.高速缓冲存储器(1) Cache基本原理; (2) Cache与主存之间的映射; (3) Cache中主存块的替换算法；(4) Cache写策略.
7.虚拟存储器
(1) 虚拟存储器的基本概念; (2) 页式虚拟存储器; (3)段
式虚拟存储器；(4)段页式虚拟存储器.
第三章存储器层次结构
1.存储器的分类
2.层次化存储器的
基本结构
调节CPU 和主存间读取速度不匹配的问题缓存CPU 主存辅存
10 ns 20 ns 200 ns ms
增拓主存容量两级存储：
⚫主存-辅存
⚫缓存-主存
局部性原理
⚫RAM⚫ROM
地址复用。

计算机原理第三章存储器

解：（1）需要26根地址线。

（2）有24根地址线

（3）共用8片。

（4）连线图如下图所示。
〔例６〕半导体存储器容量为7K×8位，其中固化区为4k×8 位，可选用 EPROM芯片：2K×8/片。随机读/写区为3K×8，可选SRAM芯片：2K×4/片和1K×4/片。地址总线为A15~A0，
为“０”。
★ 注意：读出 “１” 信息后，电容Ｃｓ上无电荷，不能再维持“１”，这种现象称为“破坏性读出”，须进行“恢复”操作。
（３）保持，字选线为“０”，Ｔ截止，电容Ｃｓ无放电回路，其电荷可暂存数毫秒，即维持“１”数毫秒；无电荷则保持“０”状态。
★ 注意：保持“１”信息时，电容Ｃｓ也要漏电，导致Ｃｓ上无电荷，须定时“刷新”。
写1：数据线I/O=1、 I / O =0，使位线D=1、 D =0；
推出T1截止，T2导通使Q=1、 Q =0，写入“1”。
（2）读出
行选线xi，列选线yj加高电平，使T5 、T6导通和V1 、V2导通。
如果原存信息Q=0，则T1导通，从位线D将通过T5、T1到地形成放电回路，有电流经D流入T1，使I/O线上有电流流过，经放大为“0”信号，表明原存信息为“0”。而此时因T2截止，所以D 上无电流。
〔例〕32位地址线的计算机： 232＝220×210×22＝4千兆＝4G 但现在实际配的主存假设为512兆，
即 512兆＝220×29
所以，32 位地址线寻址的是逻辑地址， 29位地址线寻址的是物理地址。
3.1.3 存储器的分类
一、根据存储介质来分
1. 半导体存储器：
静态存储器动态存储器
2. 磁表面存储器：磁盘、磁带等。（磁性材料）

计算机组成原理第3章

*高速缓冲存储器(Cache)：CPU与主存间的缓冲MEM 构成—MOS型半导体、静态RAM
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示存取时间(TA)—指MEM从收到命令到结果输出所需时间；存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数：存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路：片选—MEM常由多个芯片组成，读/写操作常针对某个芯片

计算机组成原理-第3章_存储系统

存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址和数据信号不能变化；为了保证CS和WE变为无效前能把数据可靠的写入，数据必须提前一段时间在数据总线上稳定存在；而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储元的信息被送到I/O与I/O线上， I/O与I/O线接上一个差动读出放大器，从其电流方向，可以得出所存信息是“1”或“0”。也可I/O或I/O一端接到外部，看其有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯片的容量。

(完整word版)计算机组成原理期末试题及答案

第一章计算机系统概论计算机的硬件是由有形的电子器件等构成的，它包括运算器、存储器、控制器、适配器、输入输出设备。

早起将运算器和控制器合在一起称为CPU（中央处理器）。

目前的CPU包含了存储器，因此称为中央处理器。

存储程序并按地址顺序执行，这是冯·诺依曼型计算机的工作原理，也是CPU自动工作的关键。

计算机系统是一个有硬件、软件组成的多级层次结构，它通常由微程序级、一般程序级、操作系统级、汇编语言级、高级语言级组成，每一级上都能进行程序设计，且得到下面各级的支持。

习题：4冯·诺依曼型计算机的主要设计思想是什么？它包括那些主要组成部分？主要设计思想是：存储程序通用电子计算机方案，主要组成部分有：运算器、逻辑控制装置、存储器、输入和输出设备5什么是存储容量？什么是单元地址？什么是数据字？什么是指令字？存储器所有存储单元的总数称为存储器的存储容量。

每个存储单元都有编号，称为单元地址。

如果某字代表要处理的数据，称为数据字。

如果某字为一条指令，称为指令字7指令和数据均存放在内存中，计算机如何区分它们是指令还是数据？每一个基本操作称为一条指令，而解算某一问题的一串指令序列，称为程序第二章运算方法和运算器按对阶操作。

直接使用西文标准键盘输入汉字，进行处理，并显示打印汉字，是一项重大成就。

为此要解决汉字的输入编码、汉字内码、子模码等三种不同用途的编码。

1第三章内部存储器CPU 能直接访问内存（cache 、主存）双端口存储器和多模块交叉存储器属于并行存储器结构。

cache 是一种高速缓冲存储器，是为了解决CPU 和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache 体系，指令cache 与数据cache 分设体系。

要求cache 的命中率接近于1适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。

习题： 1设有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K ×8位SRAM 芯片组成，需要多少片；（3）需要多少位地址做芯片选择？(1)字节M 4832*220= (2)片84*28*51232*1024==K K (3)1位地址作芯片选择 2 已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问：（1）若每个内存条16M ×64位，共需几个内存条？（2）每个内存条共有多少DRAM 芯片？（3）主存共需多少DRAM 芯片？CPU 如何选择各内存条？(1). 共需模块板数为m ：m=÷2^24=4(块)(2). 每个模块板内有DRAM 芯片数为32 (片)(3) 主存共需DRAM 芯片为：4*32=128 (片)每个模块板有32片DRAM 芯片，容量为16M ×64位，需24根地址线(A23~A0) 完成模块板内存储单元寻址。

计算机组成原理_第三章

第三章存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器集成度高体积小价格便宜易维护速度快容量大体积大速度慢比半导体容量大数据不易丢失按照存储介质分类磁表面存储器激光存储器随机存储器主要为高速缓冲存储器和主存储器存取时间与存储元的物理位置无关 (RAM)按照存取方式分类串行访问存储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关顺序存取器磁带直接存储器磁盘只能读不能写掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写可擦除可编程ROM EPROM :易失性半导体读/写存储器按照可保存性分类存储器非易失性存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照作用分类辅助存储器缓冲存储器控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲存储器主存主机外存1 高速缓冲存储器 2 主存 3 外存CPU 寄存器3.2主存储器3.2.1 主存储器的技术指标1 存储容量字存储单元字节存储单元 2 存取时间字地址字节地址访问写操作/读操作从存储器接收到访问命令后到从存储器读出/写入所需的时间用TA表示取决于介质的物理特性和访问类型 3 存取周期完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间有时还需要重写3.2.2 主存储器的基本结构地址译码器地址 CPUn位2n位存储体主存 m位数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工艺速度很快功耗大容量小 PMOS 功耗小容量大电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式动态MOS 静态存储器SRAM 双极型静态MOS型双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储信息原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线选择存储单元 T7 WY地址译码线 X地址译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通选中该单元T5T6 BWW写入在W W上分别读出根据W W上有加高低电平写1/0 无电流读1/04保持XY 加低电平只要电源正常保证向导通管提供电流便能维持一管导通另一管截止的状态不变称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容根数与单元数据位数相同 9地址线选择芯片内部一个存储单元根数由存储器容量决定7数据线CS片选线选择存储器芯片当CS信号无效其他信号线不起作用 R/W(OE/WE)读写允许线打开数据通道决定数据的传送方向和传送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端数据端A9 A0 入 D3 D0 入/出片选CS = 0 选中芯片控制端 = 1 未选中芯片写使能WE = 0 写 = 1 读电源地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面每面1K 1位每面矩阵排成64行 16列 64 16 64 16 6 行位行译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两级译码一级地址译码选择字线位线二级一根字线和一组位线交叉选择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码以节省内部引线和驱动器如 1K容量存储器有10根地址线单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和驱动器总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通选中该单元Z写入在W W上分别加高低电平写1/0 读出 W W先预充电至高电平断开充电回路再根据W W上有无电流读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平需定期向电容补充电荷动态刷新称动态四管单元是非破坏性读出读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷电平V0 低 “1” C有电荷电平V1 高3工作写入 Z加高电平 T导通读出 W先预充电断开充电回路 Z加高电平 T导通根据W线电位的变化读1/0 4 保持 Z 加低电平单管单元是破坏性读出读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入分时复用提供16位地址数据端 Di 入 Do 出 = 0 写写使能WE 高8位地址 = 1 读控制端行地址选通RAS =0时A7—A0为行地址片选列地址选通CAS =0时A7—A0为列地址电源地线低8位地址 1脚未用或在新型号中用于片内自动刷新地址端动态存储器的刷新1.刷新定义和原因定期向电容补充电荷刷新动态存储器依靠电容电荷存储信息平时无电源供电时间一长电容电荷会泄放需定期向电容补充电荷以保持信息不变注意刷新与重写的区别破坏性读出后重写以恢复原来的信息非破坏性读出的动态M 需补充电荷以保持原来的信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新片内按行刷新刷新一行所用的时间刷新周期存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新刷新 2ms 死区用在实时要求不高的场合2分散刷新用在低速系统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新各刷新周期分散安排在2ms内每隔一段时间刷新一行每隔15.6微秒提一次刷新请求刷新一行 2毫秒内刷新完所有 15.6 微秒行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒刷新请求刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地址译 1 码驱动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程存储单元电路由熔丝相连当加入写脉冲某些存储单元熔丝熔断信息永久写入不可再次改写3.EPROM 可擦除PROM用户可以多次编程编程加写脉冲后某些存储单元的PN结表面形成浮动栅阻挡通路实现信息写入用紫外线照射可驱散浮动栅原有信息全部擦除便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除可在线擦除信息又能失电保存信息具备RAM ROM的优点但写入时间较长 .NOVRAM 不挥发随机存取存储器实时性好可以组成固态大容量存储装置 Flash Memor 闪存集成度和价格接近EPROM,按块进行擦除比普通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统要求扩充后的存储器系统引出线符合微型计算机机的总线结构要求一.扩充存储器位数例1用2K 1位存储器芯片组成 2K 8位存储器系统例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线的一般连接方法和存储器读写时序 1.数据总线与地址总线为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机地址输出数据有效采样数据R/ W 存储器nR/W2.微型机复用总线结构数据与地址分时共用一组总线AD0nD0Di Qi G 地址锁存器nA0nALE R/W 单片机R/W 存储器ALE锁存地址数据有效采样数据地址输出存锁址地AD0n地址输出数据有效采样数据R/W半导体存储器逻辑设计需解决芯片的选用地址分配与片选逻辑信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储器地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑由哪几位地址形成芯片选择逻辑以便寻找芯片为芯片分配哪几位地址以便寻找片内的存储单元存储空间分配4KB存储器在16位地址空间 64KB 中占据任意连续区间芯片地址任意值片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址寻址 A11— A0低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器按字节编址其中 0000H 07FFH为ROM区选用EPROM芯片 2KB/片 0800H 13FFH为RAM区选用RAM芯片 2KB/片和1KB/片地址总线A1 A0 低给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑存储空间分配先安排大容量芯片放地址低端再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻址低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

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几种非易失性存储器的比较
存储器
类别
擦除方式
能否单字节修改
写机制
MROM
只读
不允许
否掩膜位写
PROM 写一次读多次不允许
否电信号
EPROM
写多次读多次
紫外线擦除，脱机改写
否
电信号
E2PROM
写多次读多次
电擦除，在线改写
能
电信号
Flash Memory
写多次读多次
电擦除，在线改写
否
电信号
编程操作：实际上是写操作。所有存储元的原始
状态均处“1”状态。编程操作的目的是使存储元改写成“0”状态。一旦存储元被编程，存储的数据可保持100年之久而无需外电源。
读取操作：控制栅加上正电压。浮空栅上的负电
荷量将决定是否可以开启MOS晶体管。如果存储元原存1，可认为浮空栅不带负电，晶体管开启。如果存储元原存0，可认为浮空栅带负电，晶体管不能开启导通。
28
2、字扩展
容量= 211× 8位
举例验证:
读地址为 0的存储单元的内容
读地址为 10 … 0 的存储单元的内容
A9—A0 A10
WE D7—D0
A9—A0CS 1K×8 SRAM(一)
WE D7—D0
A9—A0 CS 1K×8 SRAM(二)
WE D7—D0
29
2、字扩展
要点：（1）芯片的数据线D、读写控制信号WE#分
37
MREQ A20 | A18
A17--A0 CPU
R/W D31--D0
EN
Y0
Y1 C 3:8 Y2 B 译码器
A Y7
...
SRAM
A CE 256K*8 共4片 WE D
SRAM
A CE 256K*8 共4片
WE D SRAM
A CE 256K*8 共4片
WE D SRAM
...
A CE 256K*8 共4片
解：采用字位扩展的方法。 SRAM芯片个数：2048K/256K ×32/8 = 32片每4片一组进行位扩展，共8组芯片进行字扩展片选：该存储器需要21条地址线A20～A0，其中高3位用于芯片选择接到74LS138芯片的 CBA，低18位接到存储器芯片地址。 MREQ#：作为译码器的使能信号。
20
(增加)主存储器与CPU的连接
一、背景知识——存储芯片简介二、存储器容量扩展的三种方法三、主存储器与CPU的连接
21
一、背景知识——存储芯片简介
存储芯片的引脚封装
Vcc
CS
WE
SRAM 地址
GND
数据
(A)SRAM芯片引脚
Vcc WE RAS CAS
地址 DRAM （复用）
A9—A0 (一) CS
前 1K
1K×8位 SRAM WE
D7—D0
A9—A0 (二) CS
后
1K 1K×8位 SRAM WE
D7—D0
27
2、字扩展
分析地址：
A10用于选择芯片
A9~A0用于选择芯片内的某一存储单元
…
…
…
…
A10 A9 ~ A0
0 0~0 前 0 1 ~ 1 1K 1 0~0 后 1 1 ~ 1 1K
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
0000000000000000 ……
0001111111111111
0010000000000000 ……
0011111111111111
0100000000000000 ……
0101111111111111
这种EPROM出厂时为全“1”状态，使用者可根据需要写“0”。写“0”电路如图(f)所示，xi和yi选择线为高电位，P端加20多伏的正脉冲，脉冲宽度为0.1～1ms。 EPROM允许多次重写。抹去时，用40W紫外灯，相距2cm，照射几分钟即可。
6
EPROM
高压写入紫外线光照擦除
7
编程器
8
紫外线擦除器
9
3.4.1 只读存储器
(2) E2PROM存储元 EEPROM，叫做电擦除可编程只读存储器。其
存储元是一个具有两个栅极的NMOS管，如图 (a)和(b)所示。
10
11
3.4.1 只读存储器
这种存储器在出厂时，存储内容为全“1”状态。使用时，可根据要求把某些存储元写“0”。写“0”电路如图(d)所示。漏极D加20V正脉冲P2,G2栅接地，浮栅上电子通过隧道返回衬底，相当于写“0”。 E2PROM允许改写上千次，改写（先抹后写）大约需20ms，数据可存储20年以上。
R/W D7--D0EN NhomakorabeaY0
Y1 C 3:8 Y2 B 译码器
A
Y7
...
A
8K*8 OE ROM
D
A
8K*8 CE SRAM
D WE
A
8K*8 CE SRAM
D WE
A 4K*8 OE ROM
D
36
例5-2：设有若干片256K×8位的SRAM芯片，问如何构成2048K×32位的存储器？需要多少片 RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和 R/W#。
第三步，分配CPU地址线。
CPU的低13位地址线A12~A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11~A0与1片4K*8位SRAM芯片提供的地址线相连。
第四步，译码产生片选信号。
35
MREQ A15 | A13 A12
A11--A0 CPU
容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如下图所示。
4
5
3.4.1 只读存储器
这种器件的上方有一个石英窗口，如图(c)所示。当用光子能量较高的紫外光照射G1浮栅时，G1中电子获得足够能量，从而穿过氧化层回到衬底中，如图(e)所示。这样可使浮栅上的电子消失，达到抹去存储信息的目的，相当于存储器又存了全“1”。
入。
一次性编程的PROM 多次编程的EPROM和E2PROM
1
3.4.1 只读存储器
1. 掩模ROM (1) 掩模ROM的阵列结构和存储元
2
3.4.1 只读存储器
(2) 掩模ROM的逻辑符号和内部逻辑框图
3
3.4.1 只读存储器
2. 可编程ROM 分为PROM、EPROM和E2PROM EPROM叫做光擦除可编程可读存储器。它的存储内
要求：主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（RAM区）。
请画出存储芯片的片选逻辑，存储芯片的种类、片数
画出CPU与存储器的连接图。
33
解：首先根据题目的地址范围写出相应的二进制地址码。
31
三、主存储器与CPU的连接
1、根据CPU芯片提供的地址线数目，确定CPU访存的地址范围，并写出相应的二进制地址码；
2、根据地址范围的容量，确定各种类型存储器芯片的数目和扩展方法；
3、分配CPU地址线。CPU地址线的低位（数量＝存储芯片的地址线数量）直接连接存储芯片的地址线；CPU高位地址线皆参与形成存储芯片的片选信号；
16
FLASH存储器的简化阵列结构
3. 闪速存储器与CPU的连接
CPU与闪速存储器进行连接的逻辑框图如下
中间部分是接口电路。地址总线和控制总线由CPU发向存储器和接口逻辑，数据总线为双向总线。
地址总线的宽度决定了存储器的存储容量，数据总线的宽度决定了存储器的字长。
基本的CPU/闪速存储器接口
4、连接数据线、R/W#等其他信号线，MREQ#信号一般可用作地址译码器的使能信号。
需要说明的是，主存的扩展及与CPU连接在做法上并不唯一，应该具体问题具体分析
32
例1：设CPU有16根地址线，8根数据线，并用 MREQ#作访存控制信号（低电平有效），用 R/W#作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K*4位SRAM；4K*8 位SRAM；8K*8位SRAM；2K*8位ROM；4K*8 位ROM；8K*8位ROM；及3：8译码器和各种门电路。
E2PROM读出时的电路如图(e)所示，这时G2栅加 3V电压，若G1栅有电子积累，T2管不能导通，相当于存“1”；若G1栅无电子积累，T2管导通，相当于存“0”。
12
3.4.2 FLASH存储器
FLASH存储器也翻译成闪速存储器，它是高密度、非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有 ROM的优点，称得上是存储技术划时代的进展。
GND
数据
(B)DRAM芯片引脚
Vcc
CS
Vpp
ROM 地址
GN
数据
D
(C)ROM芯片引脚
22
二、存储器容量扩展的三种方法
1、位扩展
从字长方向扩展
2、字扩展
从字数方向扩展
3、字位扩展
从字长和字数方向扩展
23
1、位扩展
要求：用1K×4位的SRAM芯片 1K×8位