TSOP叠层芯片封装的介绍

TSOP叠层芯片封装的介绍
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叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。

叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。

随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。

叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。

叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。

随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。

叠层芯片封装技术 3D 快闪存储器 TSOP叠层芯片封装 环氧树脂薄膜半导体行业张德洪星科金朋上海有限公司LDP技术部2007第六图书馆
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TSOP叠层芯片封装的介绍
张德洪
星科金朋上海有限公司L D P技术部
摘要:叠层芯片封装技术，简称3D，是指在不改变封装体外型尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SD RAM的叠层封装。

叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点，2006年以来3D技术逐渐成为主流。

随着NA ND快闪存储器市场的高速增长及3D技术的兴起，加之TSOP封装成本低、柔韧性强，所以T SOP封装得以重新焕发生机。

关键词:叠层芯片封装技术；3D；快闪存储器；TS OP叠层芯片封装；环氧树脂薄膜
前言
近年来，叠层芯片封装逐渐成为技术发展的主流。

叠层芯片封装技术，简称3D，是指在不改变封装体的尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SDRAM的叠层封装。

叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。

近年来，手机、PD A、电脑、通讯、数码等消费产品的技术发展非常快，这些行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASI C、R F、M EM S等半导体器件，于是叠层芯片技术在近几年得到了蓬勃发展。

3D封装技术的有以下几个特点：
1多功能、高效能
2大容量高密度，单位体积上的功能及应用成倍提升
3这种新技术带来了新一轮的技术革新
低成本
近几年来在NAND封装领域发
展最快的是SIP。

但是，T SO P仍然是
大容量NAND的一个主要的解决方
案。

和SI P相比，TSO P更具有柔韧
性，因为T SOP可能通过SM D制作
成SD卡、M i ni SD卡、CF卡或是
集成到M P3/M P4、SDRAM中，Si P
一旦完成组装，它就是成品了、不
能再根据市场需求来进行调整。

和
另一种同样可以通过S MD组装的
PBG A封装形式相比，TSOP具有非
常明显的成本优势。

TSO P单芯片封装工艺介绍
半导体封装工艺分为两段，分别
叫前道（Fr ont-of-l i ne，FO L）和后
道（End-of-l i ne，EO L），前道（FO L）
主要是将芯片和引线框架
（L eadf r am e）或基板（Subsr t at e）连
接起来，即完成封装体内部组装。

后
道（EOL）主要是完成封装并且形成
指定的外形尺寸。

单芯片TSO P生产
工艺流程如下:
一、前道生产工艺：
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半导体行业半导体行业
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二、后道生产工艺：
由于单芯片与叠层芯片的后道生产工艺是相同的，所以我们不多作叙述。

多芯片TSO P 封装技术
首先我们来看看如何根据封装名称来识别叠层芯片封装中有多少个芯片。

比如，“T S OP 2+1”就是指一个TS OP 封装体内有两个活性芯片、一个空白芯片，如果我们说“T S O P 3+0”，那就是说一个TSOP 封装体内有三个活性芯片、没有空白芯片，以此类推。

下图是最典型的TSOP2+1的封装形式剖面图，上下两层是真正起作用的芯片（A ct i ve D i e ），中间一
层是为了要给底层芯片留出焊接空间
而加入的空白芯片（空白芯片）。

空白芯片由硅片制成，里面没有电路。

为了要实现叠层芯片封装，显然，我们需要多次的贴片(D /A )及引线键合(W/B )。

例如上图中的TSOP 2+1，我们需要三次贴片(D/A )、两次引线键合(W /B)。

一最简单的TSO P 叠层芯片的封装工艺：
下面，我们以最简单的二芯片叠层封装（T S OP 2+X ）为例，看看其工艺流程：
第一种方法，仍然沿用单芯片封装的液态环氧树脂作为芯片粘合剂、多次重复单芯片的工艺，其工艺流程如下：
第二种方法，使用环氧树脂薄膜作为芯片贴合剂。

这种方法需要改变原材料，用环氧树脂薄膜胶带替代传统的蓝膜（如SPV224）。

下图是使用环氧树脂薄膜胶替代蓝膜后装片工序的情形，装片完成后，环氧树脂薄膜就已经和芯片粘在了一起：
用固态的环氧树脂模薄膜替代了液态环氧树脂混合液，其好处是在贴片工序时我们只需要将芯片贴到引线框架上，不再需要在引线框架涂一层液态环
氧树脂，这就大大简化了工艺。

工艺流程如下：
采用上述两种方法来实现TSOP2+1封装都是可行的。

对比以上两种工艺，我们可以发现第二种
工艺流程少了两次烘烤，第二种方法生产工艺简单、生产周期比第一种方法短，而且，由于多次烘烤会造成引线框架氧化及芯片粘污，烘烤次数减少对提高成品率和减少可靠性失效也很有好处。

另一种最简单的方法是，TSOP2+0，将两个芯片错开一点位置，采用环氧树脂薄膜作为芯片贴
合剂。

但是这种方法，需要改变晶圆的生产工艺，将焊盘都放置在芯片的一端，如下图所示，仅一端有焊线：
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半导体行业3第三种方法，如果我们使用的机器可以在同时完成多次贴片，则实际上贴片工序就更加简单，实际只有一次，这样它的生产工艺甚至比单芯片封装还好简单。

对比上述三种叠层芯片的封装工艺，它们的优缺点如下：
上述三种叠层芯片的封装工艺，第一种，使用环氧树脂银浆，成本低，但是工艺难度很高、成品率低，即使是最简单的TSO P2+1其成品率能达到99.5%就几乎不可能再提升了，由于其工艺性差，目前不能使用更高高密度的封装中。

第二种，虽然环氧树脂薄膜成本高，但是由于环氧树脂薄膜是在装片(W /M )的时候粘贴到芯片背面，不必考虑液态环氧树脂工艺的复杂性，所以工艺简单、成品率高，成品率可达99.9%。

第三种，由于只有两次贴片(D /A)、一次引线键合(W /B )，所以不仅工艺简单、成品率高，可以
稳定在99.90%以上，而且成本相对也比较低。

如果我们将成品率与成本相结合，最好的方法显然是第三种，成本最低、工艺最简单。

但是，这种工艺有其局限性，需要改变芯片的制作布局，将焊盘布置在芯片的一端，如果晶圆的布线无法做到，则无法实现。

第二、第三种方法，都可以用于更密度的封装中，T S OP 4+0、TS OP 5+0、TSOP4+3等等都是在
TSOP 2+X 基础上发展起来的。

二、使用液态环氧树脂银浆作为粘合的最重要问题芯片破裂(D i e C r ack)的解决：
接下来，我们需要进一步讨论贴片(D /A )最复杂的问题：芯片破裂
(D i e C r ack)及引线键合(W /B )的关键参数的优化问题，这两个问题叠层芯片封装工艺成功与否的关键。

如果采用环氧树脂银浆作为芯片粘合剂，其最难解决的的技术问题是在完成塑封工序以后的芯片破裂(D i e C r ack)，在单芯片封装时我们不会面对这个问题，因为芯片厚度较大，在0.28mm 左右，而对于叠层芯片封装，就算是最简单的TSOP2+1，其芯片的厚度也只有0.1mm 左右，非常容易破裂。

典型的芯片破裂(D i e C r ack)如下，其破裂呈现出网状：
其破裂呈现出网状，通常我们在单芯片封装中看到大多都是一条或几条裂纹，而且是在贴片(D/A)出现，不会在塑封(M OL D)以后出现。

这种多芯片的网状芯片破裂(Di e C r ack)，由于我们在贴片(D /A )无法检测、在塑封(M O LD)结束以后我们需要采用有损检查（即开盖）才能发现，就算是我们进行有限的开盖
检查，我们也只能看到上层芯片，对于下层芯片我们照样很难看到，所以我们很难知道什么情况下会芯片破裂(D i e C r ack)，也就很难解决这个问题。

开盖是一种有损检查，采用强
酸将芯片上面的环氧树脂腐蚀掉，将芯片重新裸露在外。

首先我们来分析这种芯片破裂
(D i e C r ack)发生的机理。

在叠层芯片封装中，由于液态环氧树脂的流动性强，所以在贴片工艺中，我们通常难以保证环氧树脂能够完全充满两层芯片之间的空隙，如上图所示。

注塑工序所使用的环氧树脂，和贴片(D /A )是不一样的，注塑所使用的环氧树脂，其成份中含有大量50-125um 的颗粒。

通常，我们在贴片(D )形成的环氧树脂层的厚度介
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于12-38u m ，这就意味着，只有少量小颗粒的注塑工序所使用的环氧树脂混合物可以进入这层空间，而大量大颗粒则只能在外围。

于是，在注塑过程中，由于我们在施加很大的压力（通常压强在10MP a 左右），由于中间的空隙不能被塑封料填充，于是芯片就在外力的作用下被压碎。

这就是使用液态环氧树脂作为芯片粘合剂时为什么会在注塑工序完成后会有网状的芯片破裂(D i e C r ac k)的原因。

这种芯片破裂(D i e C r ack)，由于液态环氧树脂很难控制其流动性，我们很难解决。

下面，我们来讨论如何解决。

首先，我们来看看，如果超声波扫描来实现无损方法检测芯片破裂(D i e C r ac k)。

通常的超声波扫描，我们使用反射模式，这种方式我们只能得到一个比较清晰的层面。

最简单的办法，我们使用穿透模式，凡是有阴影的地方就是可疑点。

当然，这种方法仍然不能告诉我们有没有芯片破裂(D i e C r ack)，只能预警。

更好的方法，是T
A M I
（To m o g r a ph i c A c ou s t i c M i c r o I m ag i n g ），它是一种逐层超声波扫描的方法：
下图就是一个用逐层超声波扫描法（T AM I ）扫描的样图，我们可以很显看出有网状的芯片破裂(Di e Cr a ck )：
有了好的检查方法，于是我们就可以方便地进行实验，优化工艺控制以解决芯片破裂(D i e Cr ac k)。

下面，我们来看看如何解决这个问题。

我们已经知道了出现这种芯片破裂(D i e C rack)是因为我们的环氧树脂芯片粘合剂有空洞造成的，那么，最基本的方法就是优化工艺方法以控制液态环氧树脂，避免出现空洞。

在这一点上，最重要的是要优化环氧树脂喷涂图案(Pat t er n)。

有几种优化的图案(Pat t e r n)可以选择，具
体哪一种最好，要结合引线框架、
设备能力、芯片尺寸等相关因素，不能一概而论。

不过，我们推荐使
用“米”字型。

好的环氧树脂图案
(Pat t er n)是不出现空洞的基础，经验告诉我们，芯片底部的环氧树脂覆盖率达到95%以上时，出现芯片破裂(D i e C r ack)的机率几乎为0。

综上所述，我们结合几种方法加以控制，就能解决芯片破裂(Di e Cr a c k )问题，即：用TAM I 作为无损检查方法、优化环氧树脂图案
(Pa t t er n )、控制环氧树脂覆盖率(C o ve r a ge )达到95%以上。

当然，既然液态环氧树脂工艺复杂、容易出现芯片破裂(D i e
Cr a ck )，于是，我们的另一种最有效的解决方法，就是更换材料，使用环氧树脂薄膜。

环氧树脂薄膜的引入，不仅解决了芯片破裂(Di e Cr a c k )问题，而且由于工艺简单，成品率大提高。

对于叠层芯片技术而言，采用环氧树脂膜薄是必然趋势，通常，当芯片的厚小于0.1m m 、或芯片的叠放层数超过3层时，采用液态环氧树脂银的贴片工艺的工艺性能将变得极差。

三、多芯片封装与单芯片封装的主要区别
叠层芯片封装技术是指在不改变封装体的尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术。

下面三幅简图给我们展示普通单芯和叠层芯片封装的区别，中图是两层芯片叠加的封装剖面图，下图是三层芯片叠加的封装剖面图。

通常，叠加多少个芯片，就需要多少次贴片(D /A )，有多少层金线，就需要多少次引线键合(WB )。

我们上
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半导体行业面的图中，中图是两层芯片叠加、一层金线，则需要两次贴片(D/A )、一次引线键合(W /B )，下图有三层芯片叠加、两层金线，则需要三次贴片(D /A )、两次引线键合(W /B)。

单芯片和叠层芯片封装的主要区别有：
由于我们需要将多个芯片叠加在一起，所以传统的单芯片的封装必须进行改进以适应叠层芯片封装，需要重复贴片(D/A )以引线键合(W /B)。

由于封装体的外形尺寸没有变化，为了实现多芯片叠加，则芯片的厚度就会变得很薄，通常其厚度是单芯片的1/n(n 是指堆叠层数)。

叠层芯片的晶圆尺寸通常都在200m m 以上，为了降低芯片生产成本，目前几乎都采用300m m 工艺，由于晶圆尺寸大、芯片的厚度又极很薄，我们需要引进更先进的设备。

详见Ta b l e -2。

由于需要多次的贴片(D /A )及引线键合(W /B )，所以贴片(D /A )及引线键合(W /B )的工艺比往要复杂。

最后，为了要适应多芯片封装的复杂性，另一个关键点是某些封装材料需要变更、或是引入新材料，详见Ta b l e -1。

从上表可以看出，对于道前，多芯片封装所使用的设备和单芯片封装所使用的设备几乎完全不同。

在在磨片工序，由于D FG850不能处理300m m 晶圆、并且其最小磨削厚度只能达到0.15m m ，已经完全不能适应叠层芯片封装的需求。

同样，传统的贴片机，E S E C
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2008HS ，ASM AD889等，由于不能容纳3芯片、不能加工环氧树脂薄膜，所以只能被S 2008X P 、ASM AD 8912等更高一级的设备取代。

引线键合工序，由于键合精度要求较高以及需要有S SB 焊接能力，所以，UT C1000及K&S M axu m Pl us 的使用就成为必然。

对于后道而言，由于叠层芯片封装的其外型尺寸没有变化，所以整个后道的生产设备不需要升级。

结束语：回顾与展望
展的主流，因为它符合了封装技术发展的趋势即：大容量、高密度、多功能、低成本。

和过去单芯片封装技术相比，它打破了单纯以封装类型的更替来实现大容量、高密度、多功能、低成本的限制，而且，由于叠层技术的出现，它让一些似乎已经过时的封装类型重新焕发生机。

2006年对于TSO P 封装来讲，是非常重要的一年。

由于TSOP 封装的容积率和运行速度不及B G A 封装，这种曾经广泛应用于DRAM 的封装类型在D D R /D D R I I 中已经消失。

但是在2005-2006年，由于数码产品的大量普及，人们对大容量、高密度、低成本的存储卡的需求激增，它已经成了
仅次于SI P 的NA ND 存储器的封装类型。

展望2007年，TSO P 依然会大行其道，并且，这种趋势会持续到2008年。

目前，单芯片容量为2G 的TSO P 已经开始试生产，4G 的TSO P 封装设计已经完成，人们很快就能看到4G 的存储卡。

在TSOP 的封装技术发展方面，
目前大行其道的T S O P 2+0、T SOP2+1、T SOP 3+0，由于其技然会是2007年的主流。

但是，2007年，将会有很多突破的地方，T SOP 4+0、TSOP5+0、TS OP4+3等更高密度的封装将会相继投产，并且在2008年得到大量应用，取代目前的TS OP 2+0、TS OP 2+1。

除了T S OP 4+0、T S OP 5+0、TSOP4+3等更高密度的封装将会相继投产，由于芯片面积越来越大，为了解决焊接空间的不足，一些在S I P 封装中得到应用的新技术，如W I F （W i r e-i n-Fi l m ）也将于2007年开始出现在TSOP 高密度封装中。

为了解决由于SI P 的柔韧性不足的问题，TSO SI 也会成为另一个发展方向。

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