PADS9.5从元器件封装到PCB布局布线
PADS9.5从元器件封装到PCB布局布线
PADS9.5从元器件封装到PCB布局布线目录一、前序 (2)二、PADS设计流程简介 (2)三、常用设计参数的设置 (3)3.1 PADS Logic 设计参数设置 (3)3.1.1 常规设置 (4)3.1.2设计设置 (5)3.1.3 文本设置和线宽设置采用默认即可。
(5)四、PADS Logic元件库管理 (6)4.1 创建元件库 (6)4.2 新的元件类型的创建 (7)五、PASD Layout 元件库 (12)六、PADS原理图设计 (15)6.1 添加元件 (15)6.2 建立新连线 (15)6.3 更改已分配的额PCB封装 (15)七、PADS Logic文件输出 (18)7.1 创建Layout 网络表 (18)7.2 PADS Logic与PCB Layout 的相互更新 (18)八、PADS Layout PCB设计 (21)8.1 元器件布局 (21)8.2 按元器件类型自动排列 (21)8.3 布局感想 (22)8.4 PCB布局谈（转载） (23)8.5 PCB Layout 布线 (24)覆铜提示： (26)一、前序对于从校园到社会转变的我，进入一家新公司，学习到的知识都是全新的，闻所未闻的，一切都是从零开始。
面试进入一家新公司，从安装学习PADS9.5到完成PCB板的布局布线最终提交给厂家生产，用了一个月的时间。
时间过得很快，我亦有一些感想和心得愿意同大家共分享。
PADS9.5软件的安装，我就不再多说了，我会在下一篇文章里说的很详细，大家有需要的可以下载。
二、PADS设计流程简介软件安装完成之后就要进行PCB板的设计制作了，这里就有一个PADS设计流程的问题。
常规PADS设计流程：设计启动→建库→原理图设计→网表调入→布局→布线→验证优化→设计资料输出→加工。
（1）设计启动。
在设计准备阶段进行产品特性评估、元器件选型、准备元件、进行逻辑关系验证等工作。
（2）建库。
pads高速布线规则
pads高速布线规则高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU 特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE 接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
PADS电路板设计流程
PADS电路板设计流程PCB的设计流程分为网表输入、规则设置、元器件布局、布线、检查、复查、输出六个步骤.1 网表输入网表输入有两种方法，一种是使用PowerLogic的OLE PADS Connection功能，选择Send Netlist，应用OLE功能，可以随时保持原理图和PCB图的一致，尽量减少出错的可能。
另一种方法是直接在PADS中装载网表，选择File->Import，将原理图生成的网表输入进来。
2 规则设置如果在原理图设计阶段就已经把PCB的设计规则设置好的话，就不用再进行设置这些规则了，因为输入网表时，设计规则已随网表输入进PADS了。
如果修改了设计规则，必须同步原理图，保证原理图和PCB的一致。
除了设计规则和层定义外，还有一些规则需要设置，比如Pad Stacks，需要修改标准过孔的大小。
如果设计者新建了一个焊盘或过孔，一定要加上Layer 25。
注意：PCB设计规则、层定义、过孔设置、CAM输出设置已经作成缺省启动文件，名称为Default.stp，网表输入进来以后，按照设计的实际情况，把电源网络和地分配给电源层和地层，并设置其它高级规则。
在所有的规则都设置好以后，在PowerLogic中，使用OLE PADS Connection的Rules From PCB功能，更新原理图中的规则设置，保证原理图和PCB图的规则一致。
3 元器件布局网表输入以后，所有的元器件都会放在工作区的零点，重迭在一起，下一步的工作就是把这些元器件分开，按照一些规则摆放整齐，即元器件布局。
PADS 提供了两种方法，手工布局和自动布局。
3.1 手工布局1. 工具印制板的结构尺寸画出板边（Board Outline）。
2. 将元器件分散（Disperse Components），元器件会排列在板边的周围。
3. 把元器件一个一个地移动、旋转，放到板边以内，按照一定的规则摆放整齐。
3.2 自动布局PADS提供了自动布局和自动的局部簇布局，但对大多数的设计来说，效果并不理想，不推荐使用。
cadence16.3、PADS9.5实验讲义
三．实验项目及其内容学时数分配注：实验类型：重复性、验证性、综合性、设计性及其它实验一振荡器电路实验目的1、熟悉cadence16.6软件环境2、学习简单原理图的绘制3、初步了解PCB板设计流程实验主要内容及步骤1. 运行环境、安装与卸载2.PCB设计流程（画出原理图流程图）3.cadence16.6原理图设计步骤：（1）新建项目（Project）单击File New Project,弹出New Project对话框，在该对话框中设置项目的名称、保存路径。
（2）设置图纸的主要参数：图纸的大小、颜色的设置、栅格设置等。
（3）放置元器件1）加载元器件库：单击快捷键P，弹出Place Part工作面板，选择所需要的元器件库。
2）放置元器件：3） 编辑原理图：元器件的复制、粘贴、删除；旋转 4） 放置电源和接地符号 5） 连接导线实验二 接触式防盗报警电路实验目的：1、进一步熟悉cadence16.6软件环境2、熟悉cadence16.6各种菜单和工具的使用3、理解画PCB 板前的准备工作实验主要内容及步骤1. 新建接触式防盗报警电路项目和接触式防盗报警电路原理图2. 原理图绘制的后续处理（1） 对绘制后的原理图重新编号 （2） DRC 检查（3） 在原理图中为每个元器件定义PADS Layout 封装 （4） 生成网络表R4RJ1HEADER 212VCCR2RR1RR3RR4RR5RR6RR7RR8RR9R+C2CAP POL+C5CAP POL+C1CAP POLD1DIODE Q2NPN BCEQ1PNP BCE J2HEADER 212+C3CAP POLLS1SPEAKERVCCVCC-+U1LF356/DIP832671458U2NE555OUT3R S T4V C C8G N D1C V5TR2TH 6DIS 7J1AM1A V C CC4CVCC实验三 Cadence 原理图与PADS layout 印制电路板的接口 实验目的掌握在PADS layout 中导入网络表的方法 实验主要内容及步骤1、 在cadence allegro design CIS 系统中给每个元器件赋予PCB 封装（这里的PCB 封装指的是PADS layout 中的封装）。
OrCAD和PADS Layout电路设计与实践：布局和布线预备知识
布局与布线预备知识
9.4.3 10层板的堆叠策略 由于多层板之间的绝缘隔离层非常薄，所以10或12层电
路板层与层之间的阻抗非常低。只要分层和堆叠不出问题， 完全可望得到优异的信号完整性。要按62 Mil厚度加工制造12 层板，困难比较多，能够加工12层板的制造商也不多。由于 信号层和回路层之间总是隔有绝缘层，因此在10层板设计中 分配中间6层来走信号线的方案并非最佳。
布局与布线预备知识
非电气层有下面4种。 锡膏层(paste mask)：主要用于有表贴元器件的印制电路 板，这是表贴元器件的安装工艺所需要的，无表贴元器件时 不需要使用该层。 阻焊层(solder mask)：阻焊层一般由阻焊剂构成。 钻孔图层(drill drawing)：使用各种特定的图标标识出需要钻 孔加工的孔位和孔径。 丝印层(silkscreen)：主要绘制元器件的外形轮廓和元件 符号，这些外形轮廓和元件编号便于在电路板上装配元件和 读板。 按分布位置分类，PCB的板层分为顶层、中间层和底层。 顶层的英文名称是Top Layer，也称为Layer One；底层的英文 名称是Bottom Layer，也称为the Last Electrical Layer。这两层 用于装配元件、布线和焊接。
建议通常情况下把设计栅格设置成1 Mil，有时候还需要 3 板外形、尺寸和电路板层
在第1章我们已经了解到，按照结构分类，PCB通常分为 单面板、双面板和多层板，如图9-4所示是一种6层印制电路 板的结构示意图。对于初学者，可以从图9-4在感性上认识3 类过孔，即盲孔(blind via)、埋孔(buried via)和通孔(through via)，还可以理解多层板(multi-layer boards)的概念。
布局与布线预备知识
PADS Layout 的元器件的布线
PADS Layout 的元器件的布线PADS Layout采用自动和交互式的布线方法，采用先进的目标连接与嵌入(OLE)自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。
PADS Layout布线有自动布线和手工布线两种方式。
本章将从布线规则开始，对如何利用PADS2007软件实现元件布线进行详细的介绍。
11.1 布线规则（Routing Rules）介绍设计规则（Design rules）允许将设计中的约束（Constraints）直接输入到PADS-Layout 中去。
设计规则（Design rules）包括：(1)安全间距规则（Clearance Rules）：设置设计目标之间最小的空间距离。
(2)布线规则（Routing Rules）：设置过孔类型、长度最短化类型和当前层。
(3)高速电路规则（HighSpeed Rules）：设置高级规则，如平行、延时、电容和阻抗值。
这些规则能在原理图中设置，也能在PCB中设置再反向传送到原理图中。
下面主要从过孔类型的设置、长度最短化和当前层的设置三个方面来介绍一下布线的规则。
布线规则的设置步骤如下：(1)执行Setup→Design Rules菜单命令，如图11-1所示。
(2)执行完命令，将弹出“Rules”对话框，如图11-2所示。
图11-1 选择Design Rules 图11-2 Rules对话框从图中可以看出，设计规则里面包括8种规则，和一个生成报告，分别是Default（缺省）规则、Class（类）规则、Net（网络）规则、Group（组）规则、Pin Pairs（引脚对）规则、Decal（封装）规则、Component（元件）规则、Conditional Rules（条件规则）、Differential Pairs（不同管脚对）规则，和一个Report（生成报告）。
0 PADS Layout 的元器件的布线222 应该注意的是：(1)当没有指定任何规则时，默认的是Default（缺省）规则。
pads高速布线规则
高速布线规则SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在32位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1. SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2. 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3. SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.IDE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
pads布线
pads布线CAE封装栅格设置：G 100 GD 100G 50 GD 50CAE封装管脚间距100原理图栅格设置⼀定要与CAE封装的栅格设置⼀样1.1. PCB布线的相关设置1.1.1. PCB布线的显⽰设置(1) 显⽰颜⾊显⽰颜⾊的设置可以让我们更加直观的去观察PCB,保证设计的可读性。
可以根据个⼈的设计习惯来调整执⾏对象的颜⾊。
执⾏菜单命令【Setup】|【Display Color】，打开下图所⽰的对话框（Ctrl + Alt + C）。
(2) ⽹络名显⽰、元件管脚编号显⽰显⽰元件管脚编号、⽹络名可以让我们在⾛线的时候知道这个⽹络是什么⽹络，从⽽在PCB⾛线的时候更加有针对性。
1.1.2. 过孔设置执⾏菜单命令【Setup】|【Pad Stacks】, 打开【Pad Stacks Properties】(焊盘栈属性)对话框（Alt+ss），如下图所⽰，在【Pad Stacks Type】（焊盘栈类型）区域选择【Via】（过孔）复选框。
u 过孔类型导通孔：也称通孔，导通孔贯穿所有层。
孔的深度为PCB板的厚度，设置时⽆需指定孔的深度。
u 半导通孔：也称盲埋孔，半导通孔只贯穿具体的某⼀些层。
孔的深度为指定到达PCB板内的某⼀层或从某⼀层到达另外⼀层。
在设置半导通孔时需要指定孔的深度。
过孔的种类信号过孔：孔径⼤⼩为0.2-0.3(0.25mm),表层焊盘⽐孔整体⼤0.3mm，中间层焊盘⽐孔整体⼤0.3mm。
电源过孔：孔径⼤⼩为0.3-0.4(0.35mm),表层焊盘⽐孔整体⼤0.3mm，中间层焊盘⽐孔整体⼤0.5mm。
地过孔：孔径⼤⼩为0.4-0.5(0.45mm),表层焊盘⽐孔整体⼤0.4mm，中间层焊盘⽐孔整体⼤0.7mm。
备注：设置过孔直径时，要将“三层”的孔径统⼀修改，否则会出错。
PCB板⼚商⼯艺参数：机械钻孔的⼤⼩：最⼩：0.20mm,最⼤：6.0mm，钻咀⼤⼩按0.05mm递增。
成品板最⼩孔径的⼤⼩取决于PCB成品板的厚度，成品板厚和孔径的⽐必须⼩于8:1（板厚 < 8 * 孔径）。
[原创]PADS自动布线和手动布线配合
![[原创]PADS自动布线和手动布线配合](https://img.taocdn.com/s3/m/f6d8f93e657d27284b73f242336c1eb91a373338.png)
PADS自动布线和手动布线配合PADS自动布线和手动布线配合手工布局1. 工具印制板的结构尺寸画出板边（Board Outline）。
2. 将元器件分散（Disperse Components），元器件会排列在板边的周围。
3. 把元器件一个一个地移动、旋转，放到板边以内，按照一定的规则摆放整齐。
注意事项a. 布局的首要原则是保证布线的布通率，移动器件时注意飞线的连接，把有连线关系的器件放在一起b. 数字器件和模拟器件要分开，尽量远离c. 去耦电容尽量靠近器件的VCCd. 放置器件时要考虑以后的焊接，不要太密集e. 多使用软件提供的Array 和Union功能，提高布局的效率手工布线1. 自动布线前，先用手工布一些重要的网络，比如高频时钟、主电源等，这些网络往往对走线距离、线宽、线间距、屏蔽等有特殊的要求；另外一些特殊封装，如BGA，自动布线很难布得有规则，也要用手工布线。
2. 自动布线以后，还要用手工布线对PCB的走线进行调整。
自动布线手工布线结束以后，剩下的网络就交给自动布线器来自布。
选择Tools->Pads Router，启动Pads Router布线器的接口，设置好DO 文件，按Continue 就启动了Pads Router布线器自动布线，结束后如果布通率为100，那么就可以进行手工调整布线了；如果不到100，说明布局或手工布线有问题，需要调整布局或手工布线，直至全部布通为止。
注意事项a. 电源线和地线尽量加粗b. 去耦电容尽量与VCC直接连接c. 设置Pads Router的DO文件时，首先添加Protect all wires命令，保护手工布的线不被自动布线器重布d. 如果有混合电源层，应该将该层定义为Split/mixed Plane，在布线之前将其分割，布完线之后，使用Pour Manager的Plane Connect 进行覆铜e. 将所有的器件管脚设置为热焊盘方式，做法是将Filter设为Pins，选中所有的管脚，修改属性，在Thermal选项前打勾f. 手动布线时把DRC选项打开，使用动态布线（Dynamic Route）检查检查的项目有间距（Clearance）、连接性（Connectivity）、高速规则（High Speed）和电源层（Plane），这些项目可以选择Tools->VerifyDesign 进行。
pcb布局布线技巧及原则
PCB布局布线技巧及原则1. 引言PCB（Printed Circuit Board）布局布线是电子产品设计中至关重要的一步。
良好的布局布线能够确保电路的可靠性、性能和EMI （Electromagnetic Interference）抗干扰能力。
本文将介绍一些常见的PCB布局布线技巧及原则，帮助读者更好地进行电路设计和布线。
2. PCB布局技巧2.1 分区布局在设计复杂的电路板时，将电路板分为几个功能区域进行布局是一个很好的策略。
例如，将微处理器、模拟电路和电源电路分开布局。
这可以降低信号干扰，并更好地管理电源分配和地平面。
2.2 复用层对于多层PCB设计，可以使用复用层的技术来提高布局效率。
复用层是指多个分区共享同一个地平面或电源平面。
这样做可以减少电路板的层数，提高信号完整性和EMI性能。
2.3 阻抗控制在高速设计中，阻抗控制是非常重要的。
通过合理设计走线宽度、间距和层间距，可以实现所需的阻抗匹配。
使用阻抗控制工具进行模拟和仿真分析，以确保信号完整性。
2.4 时钟信号布局时钟信号在高速电子系统中非常关键。
为了降低时钟抖动和噪声，应优先布置时钟信号线。
时钟信号线应尽量短、直接，并与其他信号线保持一定的距离以减少干扰。
2.5 地平面和电源分布良好的地平面和电源分布可以大大改善电路性能和抗干扰能力。
地平面应尽量连续、整齐，并尽可能地覆盖整个PCB区域。
电源分布应合理，避免共享电流，以减少电源波动。
3. PCB布线原则3.1 追求最短和最直接的路径布线时应尽量追求最短和最直接的路径，以降低传输延迟和信号损失。
避免走线过长或弯曲，特别是对于高速信号和时钟信号。
3.2 避免平行和交叉在布线过程中，应尽量避免平行和交叉走线。
平行走线容易引起串扰干扰，而交叉走线则易引起交互耦合。
合理规划走线，尽量平行走线和交叉垂直走线。
3.3 差分信号布线对于高速差分信号，应采用差分布线技术。
差分信号的两条传输线上的信号互为补码，可以大大减小对外部干扰的敏感度。
PADS 9.5虚拟T点的应用 PADS9.5 T型走线设置教程
PADS9.5虚拟T点的应用
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PADS9.5 的最大亮点之一：增加了虚拟T 点.
以后做两片DDR2 时，T 点到两边的长度查看及等长不再是麻烦事情。
1，选择这一组网络，右键，添加虚拟T 点
2，进行布线：
等长要求：
CPU 到T 点的所有信号线长度相等T 点到各分支的所有信号线长度相等
3，设置管脚对长度控制规则：
右键Æselect pin pairsÆmake matched length pin pair group
4，依次创建其他各组的等长管脚对组
5，打开等长表格，设置等长规则：如每组管脚对的误差为20mil
6，开始绕等长，先绕第一组
绕等长图文教程：/thread‐3479‐1‐1.html
绕等长视频教程: /thread‐38012‐1‐1.html
依次完成其他各组的等长.
********************************华丽的分割线********************************
问题交流： PADS板块
email: 。
PADS软件基础与应用实例-元件摆放和布线方法
COPPER POUR CUT
COPPER POUR CUT 在灌铜区建立挖铜区。比如某些重要的网络或元
件底部需要作挖空处理，像常见的RF信号，通常 需要作挖空处理。还有变压器下面的，RJ45区域 。
17
覆铜
综上所述，Copper会造成短路，那为什么还用它 呢？虽然Copper有它的不足，但它也有它的使用 环境。例如，有LM7805，AMC2576等大电流电 源芯片时，需要大面积的铜皮为芯片散热，则这 块铜皮上只能有一个网络，使用Copper命令便恰 到好处。
基于PADS电路板设计
元件摆放 布线方法 覆铜
元件摆放
元件摆放主要按照功能顺序和便于布线要求来进 行。
一些印制板按照审美学来设计，所有元件以同一 方向摆放，摆放方向是按照便于装配来考虑的。 元件排列也应便于维护和检修，但这样做有可能 会增加布线的复杂程度。
如果PCB属于很少维护或者免维修应用，那么除 了考虑装配之外，元件的方位可以忽视。
Copper Cut表示在上面介绍的实心铜皮建立挖铜 区。
15
Copper Pour
Copper Pour:灌铜。 它的作用与Copper相近，也是绘制大面积的铜皮
；但是区别在于“灌”字，灌铜有独特的智能性，会 主动区分灌铜区中的过孔和焊点的网络。如果过 孔与焊点同属一个网络，灌铜将根据设定好的规 则将过孔，焊点和铜皮连接在一起。反之，则铜 皮与过孔和焊点之间会保持安全距离。灌铜的智 能性还体现在它能自动删除死铜。
13
覆铜
在PADS中，大面积覆铜有2个重要概念： 1)Copper(铜皮) 2)Copper Pour (灌铜)
这2个概念对应2种的大面积覆铜的方法，对于刚 接触PADS的用户来说，很难区分。
pcb布线规则及技巧
的报告或投诉。我们常见的开关电源入口处，有一个两个绕组的电感，这个电感是共模抑制电感，也起到减少 EMI的作用。另外，一些数据线的两头，会鼓出来一个大包包（例如电脑彩显的数据线上，一些数码相机的数 据线上），其实里面就是一个减少EMI的磁环。
该图布线存在一个警告，布线结束铺铜时发现有区域可以走地 线而未铺上铜时，需再引一条地线增加地线面积
上图布线存在一个警告，铺铜时发现上述情
况，在情况允许的情况下应改为下图片所示 铺铜
左图布线存在一个警告，布线时发现左图下图存 在空间，应将布线下移，减少MIPI线间距
(特殊）
（一般）
元件封装中的元件中心和感光中心十字是自己 用2D线画出来的
9. 在芯片中若出现成排电源引脚或地引脚（如AVDD和DGND）最好采用如下连接方 式（该方式可避免芯片发生偏移）
10. 摄像头中信号线应尽量放在底层，布线时过孔应尽量打在芯片外部，所有布 线与最外层裁剪框应至少保证0.15MM距离。 11. 在摄像头中，布线结束后需将所有角转变成倒角，避免反射形成干扰；在转 接板中，若只是作为测试用，要求不高是可不必转成倒角，且在布线过程中允许 使用部分直角。 12. 布线时，板子左右两边边缘最好放置一条地线；铺铜时地线最好都能保证连 接以增加导电性。 13. 金手指布线时过孔只能打在补强以下。 14. 布线过程中，过孔的大小为硬板0.4/0.2,其余板0.35/0.15或0.3/0.1 15. MIPI接口是指串行差分接口，DVP接口是指并行传输接口
在上部放置底层开窗的原因是因为上面要加一层钢片，开窗使露铜与钢片相连，引走多余电荷，开窗一般设置2-3个，在评估图底视图中有说明此部 分加钢片接地
PADS9.5 的Xnet设计走线的应用和设置
PADS9.5 Xnet的应用
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CPU 和接收端之间通常会采用串联匹配电阻，为了控制时序，这组class 并行总线通常做等长。
PADS9.5 增加了Xnet 功能后，现在不用再为了等长方便而将电阻两
头进行“强连”，做完等长后再更新网表。
需等长的三个电阻如下图：
1，选择需要associate net 的网络：在PCB 空白处点右键，select nets
框选电阻两端的网络后，执行：右键→associate nets
2，设置等长组:右键→Make Matched Length Net Group
打开等长表格可以看到显示的长度为：电阻前后相加之后的总长度
3，从表格中得出最长的长度，并设置等长误差和长度要求（最小长度和最大长度）
4，进行等长布线，完成后如图。
备注：在进行associate net 操作前，需要设置器件前缀的associate net 属性：（如排阻的前缀为RN,电阻为R）
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问题交流： PADS 栏目
Email：bbs@。
PADS9.5简易教程
41 GERBER文件导出
GERBER层数对齐设置，CAM350导入后各层会对齐
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41 GERBER文件导出
最后导出所有相关的GERBER层
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51 PCB 封装建立
Decal 和 Parts Type
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51 PCB 封装建立
新建封装Decal
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21 PADS 常用操作
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21 PADS 常用操作
设置布线层数
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21 PADS 常用操作
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21 PADS 常用操作
设置原点
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21 PADS 常用操作
设置颜色面板
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21 PADS 常用操作
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21 PADS 常用操作
ORCAD 封装和PADS part type对应
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61 PADS ECO
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71 PADS 与ORCAD 同步
PADS可以使用LOGIC与PCB建立对应的关系，可通过把ORCAD格式更改成LOGIC格式。
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71 pads常用快捷键
Z:设置当前视图层，如切换到一层Z1，二层Z2 S：定位坐标，如S x y;定位管脚，如 S U1.20 SS:查找元件位置并高亮，如SSC1，查找C1位号 W:设置走线的宽度，如W10设置走线宽度10个单位 G:设置布线布局网格，如 “g 5”设置网格为5个单位 GD:设置显示的网络栅格,如GD20 设置显示栅格20个单位 F2：走线 F6:选择整条网络 UM:设置单位为mil UMM:设置单位毫米 Alt+ENTER:选择元件后按快捷，设置元件属性 Ctrl+ENTER:设置选项 Ctrl+F:元件换层 Ctrl+R:元件选择 Ctrl+E:元件移动 Ctrl+Alt+C:颜色面板 Ctrl+Alt+F:元件选择过滤器 Ctrl+Alt+N:设置网络颜色
PADS Layout 的元器件的布线
第11章PADSLayout的元器件的布线PADSLayout采用自动和交互式的布线方法，采用先进的目标连接与嵌入(OLE)自动化功能，有机地集成了前后端的设计工具，包括最终的测试、准备和生产制造过程。
PADSLayout布线有自动布线和手工布线两种方式。
本章将从布线规则开始，对如何利用PADS2007软件实现元件布线进行详细的介绍。
11.1布线规则(RoutingRules)介绍设计规则(Designrules)允许将设计中的约束(Constraints)直接输入到PADS-Layout中去。
设计规则(Designrules)包括：(1)安全间距规则(ClearanceRules):设置设计目标之间最小的空间距离。
(2)布线规则(RoutingRules):设置过孔类型、长度最短化类型和当前层。
(3)高速电路规则(HighspeedRules):设置高级规则，如平行、延时、电容和阻抗值。
这些规则能在原理图中设置，也能在PCB中设置再反向传送到原理图中。
下面主要从过孔类型的设置、长度最短化和当前层的设置三个方面来介绍一下布线的规则。
布线规则的设置步骤如下:(1)执行Setup—DesignRules菜单命令，如图11-1所示。
(2)执行完命令，将弹出“Rules”对话框，如图11-2所示。
图11-1选择DesignRules图11-2Rules对话框从图中可以看出，设计规则里面包括8种规则，和一个生成报告，分别是Default(缺省)规则、Class(类)规则、Net(网络)规则、Group(组)规则、PinPairs(引脚对)规则、Decal(封装)规则、Component(元件)规则、ConditionalRules(条件规则)、DifferentialPairs(不同管脚对)规则，和一个Report(生成报告)。
应该注意的是:(1)当没有指定任何规则时，默认的是Default(缺省)规则。
PCB规划布局和布线设计方案技巧
PCB规划布局和布线设计技巧PCB中文名称为印制电路板，又称印刷电路板、印刷线路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气连接的提供者。
由于它是采用电子印刷术制作的，故被称为“印刷”电路板。
随着PCB尺寸要求越来越小，器件密度要求越来越高，PCB设计的难度也越来越大。
如何实现PCB高的布通率以及缩短设计时间，在这笔者谈谈对PCB规划、布局和布线的设计技巧。
在开始布线之前应该对设计进行认真的分析以及对工具软件进行认真的设置，这会使设计更加符合要求。
1 确定PCB的层数电路板尺寸和布线层数需要在设计初期确定。
布线层的数量以及层叠（STack-up）方式会直接影响到印制线的布线和阻抗。
板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。
目前多层板之间的成本差别很小，在开始设计时最好采用较多的电路层并使敷铜均匀分布。
2 设计规则和限制要顺利完成布线任务，布线工具需要在正确的规则和限制条件下工作。
要对所有特殊要求的信号线进行分类，每个信号类都应该有优先级，优先级越高，规则也越严格。
规则涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。
3 组件的布局在最优化装配过程中，可制造性设计（DFM）规则会对组件布局产生限制。
如果装配部门允许组件移动，可以对电路适当优化，更便于自动布线。
所定义的规则和约束条件会影响布局设计。
自动布线工具一次只会考虑一个信号，通过设置布线的约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。
比如，对于电源线的布局：①在PCB 布局中应将电源退耦电路设计在各相关电路附近，而不要放置在电源部分，否则既影响旁路效果，又会在电源线和地线上流过脉动电流，造成窜扰；②对于电路内部的电源走向，应采取从末级向前级供电，并将该部分的电源滤波电容安排在末级附近；③对于一些主要的电流通道，如在调试和检测过程中要断开或测量电流，在布局时应在印制导线上安排电流缺口。
pcb元器件自动布局【浅谈元器件的布局及布线的讲解方法】
pcb元器件自动布局【浅谈元器件的布局及布线的讲解方法】“电子线路CAD”是在“模拟电子技术”、“数字电子技术”课程结束后开设的专业课程，它主要是用计算机来实现电路图的制作和电子元器件的连接。
学生们感兴趣的是学完它以后，可以自己制作印制线路板。
在笔者教学的若干年中，有一部分学生还没有毕业，就可以使用自己制作的PCB板来组装音响等电子设备了。
但由于现行教材的通病，大多数教材只是对一些英文菜单、设置项目进行翻译，介绍一些设计流程等。
学生在照搬书本学习内容时容易不分知识轻重，囫囵吞枣，结果越学越累，挫伤了学习的积极性。
特别是进入印制板的设计和制作阶段后，该如何正确布局和布线，传统式教学很难让学生理解教学内容。
为此，笔者就印制线路板布局和布线教学中存在的一些问题谈谈自己的看法与建议。
布局在印制线路板教学中应如何讲解一个印制线路板的布线是否能够顺利完成主要取决于布局，而且，布线的密度越高，布局就越重要。
所有制作印制线路板的人都遇到过这样的情况布线仅剩下几条时却发现无论如何都布不通了，而又不想飞线，于是不得不删除大量或全部的已布线，再重新调整布局。
所以，合理的布局是布线成功的前提。
每次在讲布局内容之前，我都要让学生牢牢地记住这样一个概念。
教材中关于线路板的合理布局有十二点要求，非常详细。
可是，学生把这些要求背下来就一定能把电路图布好了吗？很多学生看完后仍然不知道该如何操作。
笔者认为一个印制线路板的布局是否合理没有绝对的判断标准。
印制线路板的设计，首先从确定板的大小开始。
印制线路板的尺寸因受机箱外壳的大小限制，以能恰好安放入外箱内为宜。
其次，应该考虑印制电路板与外接元器件（主要是电位器、按键、插口或其他印制电路板）的连接方式。
因为只有对外接元器件的规格、尺寸、面积等有完全了解，才能对附件固定，以提高耐震、耐冲击性能等（这些就要求学生需要具有一定的元器件常识）。
在布线方向上要掌握好，尽可能保持与原理图走线方向相一致，以便于生产中的检查、调试及检修。