时钟电路设计过程中常见问题分析

时钟电路设计过程中常见问题分析

在电路中，时钟的不良设计可能导致整个设计的失败。尽管最简单的时钟分布是最好的，但是在很多应用中，电路板上某些位置的芯片需要同步时钟信号，而在另外一些位置又需要非同步（即不同频率）时钟信号，时钟的分布形成了一个多分支时钟树，给设计带来了巨大的挑战。

满足设计规范中抖动（jitter）的要求是时钟设计中最关键的。抖动是时钟周期实际值与理想值之间的差异，并且通常随着时钟树而变得更复杂，操作频率越高，jitter越大。更糟糕的是，它的容差通常非常小，在超高速应用中甚至只允许有几个飞秒（10-15s）的容差。偏斜(Skew)是指同步时钟信号从一个芯片到另一个芯片之间的时间差异，在采用网络级同步通信的应用中，它是一个很大的问题。相对而言，Jitter是一个普遍存在的问题，因为它直接影响自由振荡电路和同步电路，本文将重点讨论如何降低他对电路时钟的影响。

设计约束要求工程师不仅选择高精度时钟芯片、设计优秀的电路布局，还要确保时钟信号在传输到目标IC的过程中不受电磁干扰（EMI）或其他信号线的串扰。但是在很多时候，即使选择了高精度的芯片和优秀的时钟树设计，也不能保证抖动是最小的。制造工艺、供应电压、温度和频率的变化都会影响到时钟特性。测试和故障排除是必要的，而在测试和排除故障的过程中，通常又会导致器件的更改，甚至是添加诸如抖动衰减器等来清理时钟信号，以满足产品规范。

（注：在描述时钟树精度时，工程师有时会提到相位噪声。抖动是时钟在时域上不确定性的度量；而相位噪声是抖动在频域的表现，尽管本文仅限于时域技术，但所提到的解决方案，也适用于频域。）

时钟树芯片

不同产品对时钟的要求像人类的指纹一样各不相同，所以没有典型的时钟树结构。图1给出了一个时钟树的例子，图中的芯片来源于Silicon Labs。

图1：专用芯片可以从单晶体和时钟发生器中生成多个时钟，结果就是一个时钟树。（来源：Silicon Labs）虽然时钟电路具有多样性，但通常每个电路具有以下一个或多个器件：