数电 第七章 第2部分随机存取存储器RAM讲解
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CE WE
地址 寄存 器
A1 A0
D1 D0
Q1 Q0
A1 A0
丛发控
制逻辑
读写控制 逻辑
信息工程学院
2位二进制计数器, 处理A1A0
数据选择器
写地 址寄 存器
地址译码
输 存储阵列出 放
大
输入驱动
输入
寄存器
I /O
寄存各种使能控制信号，生成最终的 内部读写控制信号； OE
寄存要写入的 数据
ADV =0:普通模式读写
读A1 地址 单元 数据
丛发 模式 读
A1+1 中的 数据
丛发 模式
读
A1+2 中的 数据
读A2 地址 单元 数据
丛发 模式 读
A2+1 中的 数据
丛发 丛发 丛发 模式 模式 模式
读 读 重新 A2+2 A2+3 读A2 中的 中的 中的 数据 数据 数据
信息工程学院
SSRAM 的使用特点：
在由SSRAM 构成的计算机系统中，由于在时钟 有效沿到来时，地址、数据、控制等信号被锁 存到SSRAM 内部的寄存器中，因此读写过程的 延时等待均在时钟作用下，由SSRAM 内部控制 完成。此时，系统中的微处理器在读写 SSRAM 的同时，可以处理其他任务，从而提高了整个 系统的工作速度。
ADV
地址 寄存 器
A1 A0
D1 D0
Q1 Q0
A1 A0
丛发控
制逻辑
写地 址寄 存器
数据选择器
地址译码 输
存储阵列出 放 大
读写控制
输入驱动
CE
逻辑
WE
输入
寄存器
I /O
OE
寄存地址线上的地址
A
ADV =0:普通模式读写CP ADV =1:丛发模式读写
WE =0:写操作 ADV WE =1:读操作
O(A7)
I
读A1 地址 单元 数据
I/O 输 出A1 数据; 开始 读A2 数据
I/O 输 出A2 数据;
开始 读A3
片 选 无 效
开始 读A4 地址 单元 数据
数据
I/O 输 I/O 输 I/O 输 出A4 入A5 出A6 数据; 数据; 数据; 开始 开始 开始 写A5 写A6 读A7 数据, 数据 数据
T3
位
T5
线
T1
B
T7 数 据 线D
VDD VGG
T4
T6 T2
存储 单元
位 线 B
Yj (列选择线)
T8
数 据 D线
Xi =1 ?T5、T6导通 触发器与位线接通
Yj =1 ?T7 、T8均导通 ?触发器的输出与数据 线接通，该单元通过 数据线读取数据。
3.SRAM 的读写操作及时序图 读操作时序图
信息工程学院
地址
输出数据 CE OE
数据输出
tRC
读出单元的地址有效
tAA tOHA
上一个有效数据
数据输出有效
（a）
tRC
高阻
tACE tDOE
tLZOE
tLZCE
（b）
tHZCE
tHZOE 数据输出有效
信息工程学院
3.SRAM 的写操作及时序图
写操作时序图
地址 CE
tSA WE
数据
tWC 地址有效
刷新缓冲器
输出缓冲器/ 灵敏放大器
输入缓冲器
存储单元
T
位
线
-
B
读操作:X=1 WE =1
信息工程学院
T导通，电容器C与位线B连通
输出缓冲器/灵敏放大器 刷新R
刷新缓冲器
被选通，C中存储的数据 通过位线和缓冲器输出
每次读出后，必须及时
行选线X
输出缓冲器/ 灵敏放大器
对读出单元刷新，即此
/
T
时刷新控制R也为高电平， DO
ADV =1:丛发模式读写
信息工程学院
丛发模式读写模式：在有新地址输入后 ,自动产生后续地址
进行读写操作,地址总线让出
1
2
3
4
5
6
7
8
9
10
11
CP
CE
ADV
WE
A A1
A2
A3
I /O
O(A1) O(A1+1) O(A1+2 O(A2) O(A2+1 O(A2+2) O(A2+3) O(A2) I (A3) I (A3+1)
tSCE
tAW
tHA
tSD
tHD
输入数据有效
地址
tWC 地址有效
CE WE 数据
t AW
tHA
tSA
tSD
t HD
输入数据有效
信息工程学院
7.2.2 同步静态随机存取存储器 （SSRAM ）
SSRAM 是一种高速RAM。与SRAM 不同, SSRAM 的读写 操作是在时钟脉冲节拍控制下完成的。
A CP
V GG T4
单元
位 线
B
数 据
来自列地址译码线 D 器的输出
T5 T1
T6 T2
双稳态存储单元
电路
T7
T8
Yj (列选择线 )
列存储单元公用的门
Baidu Nhomakorabea位 线 B
数 据 D线
控制管，与读写控制电路相接
Yi ＝1时导通
1. RAM 存储单元
信息工程学院
? 静态SRAM(Static RAM)
Xi (行选择线)
读 写 输出无效
CE WE OE I /O0~ I /Om-1
1
X
X
高阻
0
1
0
数据输出
0
0
X
数据输入
0
1
1
高阻
1. RAM 存储单元
信息工程学院
? 静态SRAM(Static RAM)
Xi (行选择线 )
来自行地址译码 器的输出
T3
本单元门控制管:控 制触发器与位线的 接通。Xi =1时导通
V DD 存储
则读出的数据又经刷新
缓冲器和位线对电容器C 进行刷新。
WE
D I
位
输入缓冲器
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 7.2.2 同步静态随机存取存储器（SSRAM ） 7.2.3 动态随机存取存储器 7.2.4 存储器容量的扩展
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 1 SRAM 的基本结构
信息工程学院
WE =0:写操作 WE =1:读操作
普通模式读写模式: 在每个时钟有效沿锁存输入信号 ,在一 个时钟周期内,由内部电路完成数据的读(写)操作。
1
2
3
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6
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CP
CE
ADV
WE
A
A1
A2
A3
A4
A5
A6
A7
A8
A9
I /O
O(A1)
O(A2)
O(A3)
O(A4)
I (A5)
I (A6)
信息工程学院
7.2.3 动态随机存取存储器
1、动态存储单元及基本操作原理 写操作:X=1 WE =0 T导通，电容器C与位线B连通
输入缓冲器被选 刷新R 通，数据DI经缓冲 器和位线写入存 行选线X
储单元
如果DI为1，则向 电容器充电，C存 1;反之电容器放 电,C存0 。
D O
读/写 WE
D I
CE WE OE =100 高阻
CE WE OE =010 输入
Ai+1
行
? ?
译
An -1 ?
码
Ai ? ? A0 列 译? 码
存储 阵 列
CE WE OE =00X
CE WE
输入 OE
CE WE OE =011
高阻
I/O 电路
I
I
/O0
/Om -1
信息工程学院
SRAM 的工作模式
工作模式 保持 (微功耗)
地址 寄存 器
A1 A0
D1 D0
Q1 Q0
A1 A0
丛发控
制逻辑
读写控制 逻辑
信息工程学院
2位二进制计数器, 处理A1A0
数据选择器
写地 址寄 存器
地址译码
输 存储阵列出 放
大
输入驱动
输入
寄存器
I /O
寄存各种使能控制信号，生成最终的 内部读写控制信号； OE
寄存要写入的 数据
ADV =0:普通模式读写
读A1 地址 单元 数据
丛发 模式 读
A1+1 中的 数据
丛发 模式
读
A1+2 中的 数据
读A2 地址 单元 数据
丛发 模式 读
A2+1 中的 数据
丛发 丛发 丛发 模式 模式 模式
读 读 重新 A2+2 A2+3 读A2 中的 中的 中的 数据 数据 数据
信息工程学院
SSRAM 的使用特点：
在由SSRAM 构成的计算机系统中，由于在时钟 有效沿到来时，地址、数据、控制等信号被锁 存到SSRAM 内部的寄存器中，因此读写过程的 延时等待均在时钟作用下，由SSRAM 内部控制 完成。此时，系统中的微处理器在读写 SSRAM 的同时，可以处理其他任务，从而提高了整个 系统的工作速度。
ADV
地址 寄存 器
A1 A0
D1 D0
Q1 Q0
A1 A0
丛发控
制逻辑
写地 址寄 存器
数据选择器
地址译码 输
存储阵列出 放 大
读写控制
输入驱动
CE
逻辑
WE
输入
寄存器
I /O
OE
寄存地址线上的地址
A
ADV =0:普通模式读写CP ADV =1:丛发模式读写
WE =0:写操作 ADV WE =1:读操作
O(A7)
I
读A1 地址 单元 数据
I/O 输 出A1 数据; 开始 读A2 数据
I/O 输 出A2 数据;
开始 读A3
片 选 无 效
开始 读A4 地址 单元 数据
数据
I/O 输 I/O 输 I/O 输 出A4 入A5 出A6 数据; 数据; 数据; 开始 开始 开始 写A5 写A6 读A7 数据, 数据 数据
T3
位
T5
线
T1
B
T7 数 据 线D
VDD VGG
T4
T6 T2
存储 单元
位 线 B
Yj (列选择线)
T8
数 据 D线
Xi =1 ?T5、T6导通 触发器与位线接通
Yj =1 ?T7 、T8均导通 ?触发器的输出与数据 线接通，该单元通过 数据线读取数据。
3.SRAM 的读写操作及时序图 读操作时序图
信息工程学院
地址
输出数据 CE OE
数据输出
tRC
读出单元的地址有效
tAA tOHA
上一个有效数据
数据输出有效
（a）
tRC
高阻
tACE tDOE
tLZOE
tLZCE
（b）
tHZCE
tHZOE 数据输出有效
信息工程学院
3.SRAM 的写操作及时序图
写操作时序图
地址 CE
tSA WE
数据
tWC 地址有效
刷新缓冲器
输出缓冲器/ 灵敏放大器
输入缓冲器
存储单元
T
位
线
-
B
读操作:X=1 WE =1
信息工程学院
T导通，电容器C与位线B连通
输出缓冲器/灵敏放大器 刷新R
刷新缓冲器
被选通，C中存储的数据 通过位线和缓冲器输出
每次读出后，必须及时
行选线X
输出缓冲器/ 灵敏放大器
对读出单元刷新，即此
/
T
时刷新控制R也为高电平， DO
ADV =1:丛发模式读写
信息工程学院
丛发模式读写模式：在有新地址输入后 ,自动产生后续地址
进行读写操作,地址总线让出
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CP
CE
ADV
WE
A A1
A2
A3
I /O
O(A1) O(A1+1) O(A1+2 O(A2) O(A2+1 O(A2+2) O(A2+3) O(A2) I (A3) I (A3+1)
tSCE
tAW
tHA
tSD
tHD
输入数据有效
地址
tWC 地址有效
CE WE 数据
t AW
tHA
tSA
tSD
t HD
输入数据有效
信息工程学院
7.2.2 同步静态随机存取存储器 （SSRAM ）
SSRAM 是一种高速RAM。与SRAM 不同, SSRAM 的读写 操作是在时钟脉冲节拍控制下完成的。
A CP
V GG T4
单元
位 线
B
数 据
来自列地址译码线 D 器的输出
T5 T1
T6 T2
双稳态存储单元
电路
T7
T8
Yj (列选择线 )
列存储单元公用的门
Baidu Nhomakorabea位 线 B
数 据 D线
控制管，与读写控制电路相接
Yi ＝1时导通
1. RAM 存储单元
信息工程学院
? 静态SRAM(Static RAM)
Xi (行选择线)
读 写 输出无效
CE WE OE I /O0~ I /Om-1
1
X
X
高阻
0
1
0
数据输出
0
0
X
数据输入
0
1
1
高阻
1. RAM 存储单元
信息工程学院
? 静态SRAM(Static RAM)
Xi (行选择线 )
来自行地址译码 器的输出
T3
本单元门控制管:控 制触发器与位线的 接通。Xi =1时导通
V DD 存储
则读出的数据又经刷新
缓冲器和位线对电容器C 进行刷新。
WE
D I
位
输入缓冲器
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 7.2.2 同步静态随机存取存储器（SSRAM ） 7.2.3 动态随机存取存储器 7.2.4 存储器容量的扩展
信息工程学院
7.2 随机存取存储器（RAM）
7.2.1 静态随机存取存储器(SRAM) 1 SRAM 的基本结构
信息工程学院
WE =0:写操作 WE =1:读操作
普通模式读写模式: 在每个时钟有效沿锁存输入信号 ,在一 个时钟周期内,由内部电路完成数据的读(写)操作。
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CP
CE
ADV
WE
A
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A2
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A5
A6
A7
A8
A9
I /O
O(A1)
O(A2)
O(A3)
O(A4)
I (A5)
I (A6)
信息工程学院
7.2.3 动态随机存取存储器
1、动态存储单元及基本操作原理 写操作:X=1 WE =0 T导通，电容器C与位线B连通
输入缓冲器被选 刷新R 通，数据DI经缓冲 器和位线写入存 行选线X
储单元
如果DI为1，则向 电容器充电，C存 1;反之电容器放 电,C存0 。
D O
读/写 WE
D I
CE WE OE =100 高阻
CE WE OE =010 输入
Ai+1
行
? ?
译
An -1 ?
码
Ai ? ? A0 列 译? 码
存储 阵 列
CE WE OE =00X
CE WE
输入 OE
CE WE OE =011
高阻
I/O 电路
I
I
/O0
/Om -1
信息工程学院
SRAM 的工作模式
工作模式 保持 (微功耗)