数电课程项目-下降沿触发的JK-FF组成四位同步加计数器

SHANGHAI UNIVERSITY

数字电子技术课程实践项目

学院机电工程与自动化学院

专业电气工程及其自动化

班级电气7班

学号 11123548

姓名孟蔓菁

用下降沿触发的JK-FF组成四位同步加计数器、异步加计数器一、下降沿触发的JK-FF组成四位同步加计数器

同步加计数器：同步计数器中，所有触发器的CP端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。

实验电路图:

实验原理：同步计数器中各触发器的CP端输入同一时钟脉冲，因此触发器的翻转状态就由它们的输入信号J、K端的状态决定。

1、时钟方程

CP0=CP1=CP2=CP3=CP

2.驱动方程

3.状态方程

4.状态图

2、列状态转换真值表

6.理论波形图

7.实验波形图

Q

0波形：Q1波形

Q2波形Q3波形

二、下降沿触发的JK-FF组成四位异步加计数器

异步计数器是在做加1计数时是采取从低位到高位逐位进位的方式工作的。因此其中的各个触发器不是同步翻转的。按照二进制加

法计数规则，每一位如果已经是1，则再计入1时应变为0，同时向高位发出进位信号，使高位翻转。

实验电路图：

1、时钟信号

CP0=CP

CP1=Q0

CP2=Q1

CP3=Q2

2、驱动方程

J 0=K0= J1=K1= J2=K2= J3=K3=1

3、状态方程

3、真值表

每16个CP循环一周

5、理论波形图

6、实际波形图

Q0波形Q1波形

Q2波形Q3波形