半导体集成电路+习题答案
13级半导体集成电路A卷及答案
13级【半导体集成电路】 A卷试题及答案解析题目/张华斌答案/王嘉达一、填空题（共30分，每空格1分）1.通常含以上的四端口器件，对于CMOS器件而言主要指V IN极、V OUT极、V DD极和V SS极。
【P28-图3.8】2.3.上制造p阱。
4.在PCB5.MOS反相器是MOS数字电路的基本单元，它可以分为静态反相器和动态反相器。
按负载元件和驱动元件之间的连线。
【P62-4.3.1 4.3.2 4.3.3】7.漏、电荷共享（电荷共享）、时间馈通和体效应等问题。
8.应，如寄生晶体管效应、寄生电容效应等。
【P9-正文第四行】9.CMOS反相器的功耗有静态功耗和动态功耗组成。
【P112】10.两极CMOS运算放大器中，为了保证系统稳定一般采用Miller电容作频率补偿，但由于该电容的加入，又会带来零点，这就要求对电路进行进一步的改进，改进方法有消除CC向前耦合的补偿方案和消除术。
二、选择题（共5题，每小题3分，共15分）1.判断一个MOS管是否导通的关键是（D ）与阈值电压作比较。
【P66】A 漏源电压B 栅源电压C 衬底与源间电压D 栅漏电压n沟道增强型MOS管必须在栅极上施加正向偏压，且只有栅源电压大于阈值电压时才有导电沟道产生的n沟道MOS 管。
n沟道耗尽型MOS管是指在不加栅压（栅源电压为零）时，就有导电沟道产生的n沟道MOS管。
2.某集成电路芯片，查手册知其最大输出低电平V OL（MAX）=0.1V，最小输出高电平V OH（MIN）=4.5V，最小输入低电平V IN（MIN）=1.5V，最小输入高电平V IH（MIN）=3.5V，则其低电平噪声容限V NL=（A ）VA 1.4B 1.0C 3.0D 1.2低电平：V NML=|V IL，max-V OL，max| 高电平：V NMH=|V OH，min-V IH，min|3.在数字信号的传输过程中需要传输门单元电路来实现，在传输门传输信号的过程中无阈值电压损失的是（C ）A pMOS传输门B nMOS传输门C CMOS传输门D 都不是【P131-图7.8（C）】4.集成电阻器和电容器的高精度，主要有（C ）所决定。
《半导体集成电路》考试题(卷)目与参考答案解析8
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
《半导体集成电路》试题12
第11章存储器
一、填空
1．可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构，每一块含有128Kb，由1024行和列的阵列构成。
行地址（X）、列地址（Y）、和块地址（Z）分别
为、、位宽。
答案：128, 10, 7, 5。
128Kb=128×1024b, 2X=1024，2Y=128，2Z=32，==》X=10，Y=7，Z=5。
2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为
，就从计算得到的功耗看，这个电路设计的（“好”或“差”）。
答案：0.14W，差。
总静态功耗为(512/2)×0.21mA×2.5V=0.14W，这样的功耗在集成电路设计中与期望相差甚远，所以这个电路设计不好。
3.一般的，存储器由、和三部分组成。
答案：存储阵列；地址译码器（行和列地址译码器）；读写电路
4．半导体存储器按功能可分为：和；非挥发存储器有
、和；
答案：RAM ，ROM；EPROM ，E2PROM ，FLASH
二、解答题
1．确定图1中ROM中存放地址0，1，2和3处和数据值。
并以字线WL[0]为例，说明原理。
图1 一个4×4的OR ROM
1。
半导体集成电路复习题及答案
第8章动态逻辑电路填空题对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接入。
【答案：】解答题从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。
图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。
2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的工作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下面电路，说明动态组合逻辑电路的工作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。
否则，输出OUT仍保持原状态高电平不变。
半导体集成电路课后答案
半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。
以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。
2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。
3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。
4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。
5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。
6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。
7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。
9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。
10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。
其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。
11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。
半导体集成电路+习题答案
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----=然后利用公式： b a a b WL T r c -∙=/ln 1ρ ， 212∙∙=--BL C E BL S C W L R r ba ab WL Tr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑪由0I 、α求有效发射区周长Eeff L ；⑫由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔；③由A D 先画出基区扩散孔的三边；④由B E D -画出基区引线孔；⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边；⑦由C B D -画出集电极接触孔；⑧由A D 画出外延岛的另一边；⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
《半导体集成电路》考试题目及参考答案(DOC)
《半导体集成电路》考试题目及参考答案(DOC)1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。
四管和五管与非门对静态和动态有那些方面的改进。
5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。
6. 画出四管和六管单元与非门传输特性曲线。
并说明为什么有源泄放回路改善了传输特性的矩形性。
7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。
8. 为什么TTL与非门不能直接并联？9. OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。
第5章MOS反相器1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。
2. 什么是器件的亚阈值特性，对器件有什么影响？3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？4. 请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。
5. 什么是沟道长度调制效应，对器件有什么影响？6. 为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的D DS特性曲线，指出饱和区和I V非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。
半导体集成电路练习题
半导体集成电路练习题一、基础知识类1. 填空题1.1 半导体材料主要包括________、________和________。
1.2 PN结的正向特性是指________，反向特性是指________。
1.3 MOS晶体管的三个工作区分别是________、________和________。
2. 判断题2.1 半导体集成电路的导电性能介于导体和绝缘体之间。
（）2.2 N型半导体中的自由电子浓度高于P型半导体。
（）2.3 CMOS电路具有静态功耗低的特点。
（）二、数字电路类1. 选择题1.1 TTL与非门电路中，当输入端全部为高电平时，输出为（）。
A. 高电平B. 低电平C. 不确定D. 无法判断A. 与门B. 或门C. 非门D. 异或门A. PMOS管导通时，NMOS管截止B. PMOS管截止时，NMOS管导通C. PMOS管和NMOS管同时导通D. PMOS管和NMOS管同时截止2. 填空题2.1 数字电路中的逻辑门主要有________、________、________和________等。
2.2 半加器是由________和________组成的。
2.3 全加器的三个输入端分别是________、________和________。
三、模拟电路类1. 选择题A. 非反相比例运算放大器B. 反相比例运算放大器C. 电压跟随器D. 差分放大器1.2 在运算放大器电路中，虚短是指________。
（）A. 输入端短路B. 输出端短路C. 输入端与地之间短路D. 输入端与输出端之间短路A. 低通滤波器允许低频信号通过，抑制高频信号B. 高通滤波器允许低频信号通过，抑制高频信号C. 带通滤波器允许一定频率范围的信号通过D. 带阻滤波器允许一定频率范围的信号通过2. 填空题2.1 模拟信号的特点是________、________和________。
2.2 运算放大器的主要参数有________、________和________。
集成电路基础知识单选题100道及答案解析
集成电路基础知识单选题100道及答案解析1. 集成电路的英文缩写是（）A. ICB. CPUC. PCBD. ROM答案：A解析：集成电路的英文是Integrated Circuit，缩写为IC。
2. 以下不属于集成电路制造工艺的是（）A. 光刻B. 蚀刻C. 焊接D. 扩散答案：C解析：焊接通常不是集成电路制造的核心工艺，光刻、蚀刻和扩散是常见的制造工艺。
3. 集成电路中，负责存储数据的基本单元是（）A. 晶体管B. 电容器C. 电阻器D. 触发器答案：D解析：触发器是集成电路中用于存储数据的基本单元。
4. 以下哪种材料常用于集成电路的制造（）A. 玻璃B. 塑料C. 硅D. 铝答案：C解析：硅是集成电路制造中最常用的半导体材料。
5. 集成电路的发展遵循（）定律A. 摩尔B. 牛顿C. 爱因斯坦D. 法拉第答案：A解析：集成电路的发展遵循摩尔定律。
6. 集成电路封装的主要作用不包括（）A. 保护芯片B. 散热C. 提高性能D. 便于连接答案：C解析：封装主要是保护、散热和便于连接，一般不能直接提高芯片的性能。
7. 在数字集成电路中，逻辑门是由（）组成的A. 二极管B. 三极管C. 场效应管D. 晶闸管答案：C解析：场效应管常用于数字集成电路中构成逻辑门。
8. 以下哪种集成电路属于模拟集成电路（）A. 微处理器B. 计数器C. 放大器D. 编码器答案：C解析：放大器属于模拟集成电路，其他选项通常属于数字集成电路。
9. 集成电路的集成度是指（）A. 芯片面积B. 晶体管数量C. 工作频率D. 功耗答案：B解析：集成度通常指芯片上晶体管的数量。
10. 集成电路设计中，常用的硬件描述语言有（）A. C 语言B. Java 语言C. VerilogD. Python 语言答案：C解析：Verilog 是集成电路设计中常用的硬件描述语言。
11. 以下关于集成电路测试的说法错误的是（）A. 可以检测芯片的功能是否正常B. 可以提高芯片的可靠性C. 测试只在生产完成后进行D. 有助于筛选出不合格的芯片答案：C解析：集成电路测试在生产过程的多个阶段都可能进行，不只是在生产完成后。
13级半导体集成电路A卷及答案
13级【半导体集成电路】 A卷试题及答案解析题目/张华斌答案/王嘉达一、填空题（共30分，每空格1分）1.通常含以上的四端口器件，对于CMOS器件而言主要指V IN极、V OUT极、V DD极和V SS极。
【P28-图3.8】2.3.上制造p阱。
4.在PCB5.MOS反相器是MOS数字电路的基本单元，它可以分为静态反相器和动态反相器。
按负载元件和驱动元件之间的连线。
【P62-4.3.1 4.3.2 4.3.3】7.漏、电荷共享（电荷共享）、时间馈通和体效应等问题。
8.应，如寄生晶体管效应、寄生电容效应等。
【P9-正文第四行】9.CMOS反相器的功耗有静态功耗和动态功耗组成。
【P112】10.两极CMOS运算放大器中，为了保证系统稳定一般采用Miller电容作频率补偿，但由于该电容的加入，又会带来零点，这就要求对电路进行进一步的改进，改进方法有消除CC向前耦合的补偿方案和消除术。
二、选择题（共5题，每小题3分，共15分）1.判断一个MOS管是否导通的关键是（D ）与阈值电压作比较。
【P66】A 漏源电压B 栅源电压C 衬底与源间电压D 栅漏电压n沟道增强型MOS管必须在栅极上施加正向偏压，且只有栅源电压大于阈值电压时才有导电沟道产生的n沟道MOS 管。
n沟道耗尽型MOS管是指在不加栅压（栅源电压为零）时，就有导电沟道产生的n沟道MOS管。
2.某集成电路芯片，查手册知其最大输出低电平V OL（MAX）=0.1V，最小输出高电平V OH（MIN）=4.5V，最小输入低电平V IN（MIN）=1.5V，最小输入高电平V IH（MIN）=3.5V，则其低电平噪声容限V NL=（A ）VA 1.4B 1.0C 3.0D 1.2低电平：V NML=|V IL，max-V OL，max| 高电平：V NMH=|V OH，min-V IH，min|3.在数字信号的传输过程中需要传输门单元电路来实现，在传输门传输信号的过程中无阈值电压损失的是（C ）A pMOS传输门B nMOS传输门C CMOS传输门D 都不是【P131-图7.8（C）】4.集成电阻器和电容器的高精度，主要有（C ）所决定。
现代集成电路半导体器件胡正明课后答案
Chapter 2Mobility2.1 (a) The mean free time between collisions using Equation (2.2.4b) issec 1085.213-⨯==→=qm m q n n mn n mn n μττμwhere μn is given to be 500 cm 2/Vsec (= 0.05 m 2/Vsec), and m n is assumed to be m 0.(b) We need to find the drift velocity first:sec /50000εcm v n d ==μ.The distance traveled by drift between collisions isnm v d mn d 14.0==τ.2.2 F rom the thermal velocity example, we know that the approximate thermal velocityof an electron in silicon issec /1029.237cm mkT v th ⨯==.Consequently, the drift velocity (v d ) is (1/10)v th = 2.29⨯106 cm/sec, and the time it takes for an electron to traverse a region of 1 μm in width issec 1037.4sec/1029.2101164--⨯=⨯=cm cm t .Next, we need to find the mean free time between collisions using Equation (2.2.4b):sec 1010.213-⨯==→=qm m q n n mn n mn n μττμwhere μn is 1400 cm 2/Vsec (=0.14 m 2/Vsec, for lightly doped silicon, given in Table 2-1), and m n is 0.26m 0 (given in Table 1-3). So, the average number of collision iscollisions collision tmn2077.207⇒=τ.In order to find the voltage applied across the region, we need to calculate the electric field using Equation (2.2.3b):12671.1635sec /1400sec /1029.2εε-=⨯==→-=Vcm V cm cm v v n dn d μμ.Then, the voltage across the region isV cm Vcm width V 16.01071.163541ε=⨯=⨯=--.2.3 (12The total mobility at 300 K is sec /55.502)300(1)300(1)300(2121V cm K K K TOTAL =⎪⎪⎭⎫ ⎝⎛+=-μμμ.(c) The applied electric field iscm V mmV l V /1011ε===.The current density is.2/41.80εεcm A N q n q J d n n ndrift ===μμDrift2.4 (a) From Figure 2-8 on page 45, we find the resistivity of the N-type sample dopedwith 1⨯1016cm -3 of phosphorous is 0.5 Ω-cm.(b) The acceptor density (boron) exceeds the donor density (P). Hence, the resultingconductivity is P-type, and the net dopant concentration is N net = |N d -N a | = p = 9⨯1016cm -3 of holes. However, the mobilities of electrons and holes depend on the total dopant concentration, N T =1.1⨯1017cm -3. So, we have to use Equation (2.2.14) to calculate the resistivity. From Figure 2-5, μp (N T =1.1⨯1017cm -3) is 250 cm 2/Vsec. The resistivity is()cm V cm cm q qN p net Ω=⨯⨯⨯===-28.0sec /2501091112316μσρ.(c) For the sample in part (a),eV cm cm V N N kT E E d c f c 21.010108.2ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---.E cE fE iE vFor the sample in part (b),eV cm cm V N N kT E E net v v f 12.01091004.1ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯⨯=⎪⎪⎭⎫ ⎝⎛=---E cE iE v E f2.5 (a) Sample 1: N-type Holes are minority carriers.p = n i 2/N d = (1010cm -3)2/1017cm -3 = 102 cm -3Sample 2: P-type Electrons are minority carriers.n = n i 2/N a = (1010cm -3)2/1015cm -3 = 105 cm -3Sample 3: N-type Holes are minority carriers.p = n i 2/N net = (1010cm -3)2/(9.9⨯1017cm -3) ≈ 102 cm -3(b) Sample 1: N d = 1017cm -3μn (N d = 1017cm -3) = 750 cm 2/Vsec (from Figure 2-4)σ = qN d μn = 12 Ω-1cm -1Sample 2: N a = 1015cm -3μp (N a = 1015cm -3) = 480 cm 2/Vsec (from Figure 2-4)σ = qN a μp = 12 Ω-1cm -1Sample 3: N T = N d +N a = 1.01⨯1017cm -3μn (N T = 1.01⨯1017cm -3) = 750 cm 2/Vsec (from Figure 2-4)N net = N d -N a = 0.99⨯1017cm -3σ = qN net μn = 11.88 Ω-1cm -1(c) For Sample 1,eV cm cm V N N kT E E d c f c 15.010108.2ln 026.0ln 317319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---.E f E cE iE vFor Sample 2,eV cm cm V N N kT E E a v v f 24.0101004.1ln 026.0ln 315319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---. E cE iE vE fFor Sample 3, eV cm cm V N NN kT E E a d c f c 15.0109.9108.2ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯⨯=⎪⎪⎭⎫ ⎛-=---. E f E c E i E v2.6 (a) From Figure 2-5, μn (N d = 1016cm -3 of As) is 1250 cm 2/Vs. Using Equation(2.2.14), we findcm qn nΩ===5.011μσρ.(b) The mobility of electrons in the sample depends not on the net dopantconcentration but on the total dopant concentration N T :316102-⨯=+=cm N N N a d T .From Figure 2-5,()()Vs cm N and Vs cm N T p T n /390/114022==μμ.N net = N d -N a = 0. Hence, we can assume that there are only intrinsic carriers in the sample. Using Equation (2.2.14),()p n i p i n i qn qp qn μμμμσρ+=+==111 ()()sec /390114010112310V cm cm q +⨯⨯⨯=-.The resistivity is 4.08⨯105 Ω-cm.(c) Now, the total dopant concentration (N T ) is 0. Using the electron and hole mobilities for lightly doped semiconductors (from Table 2.1), we havesec /470sec /140022V cm and V cm p n ==μμ.Using Equation (2.2.14),()p n i p i n i qn qp qn μμμμσρ+=+==111 ()()sec /470140010112310V cm cm q +⨯⨯⨯=-.The resistivity is 3.34⨯105 Ω-cm. The resistivity of the doped sample in part (b) is higher due to ionized impurity scattering.2.7 I t is given that the sample is n -type, and the applied electric field ε is1000V/cm. The hole velocity υdp is 2⨯105cm/s.(a) From the velocity and the applied electric field, we can calculate the mobility of holes:υdp = μp ε, μp = υdp /ε = 2⨯105/1000 = 200cm 2/V·s.From Figure 2-5, we find N d is equal to 4.5⨯1017/cm 3. Hence,n = N d = 4.5⨯1017/cm 3, and p = n i 2/n = n i 2/ N d = 1020 / 4.5⨯1017 = 222/cm 3.Clearly, the minority carriers are the holes.(b) The Fermi level with respect to E c isE f = E c - kT ln (N d /N c ) = E c - 0.107 eV.(c) R = ρL/A. Using Equation (2.2.14), we first calculate the resistivity of the sample:σ = q(μn n + μp p) ≈ q μn n = 1.6⨯10-19 ⨯ 400 ⨯ 4.5⨯1017 = 28.8/Ω-cm, and ρ= σ -1 = 0.035 Ω-cm.Therefore, R = (0.035) ⨯ 20μm / (10μm ⨯ 1.5μm) = 467 Ω.Diffusion2.8 (a) Using Equation (2.3.2),J = qn υ = qD(dn/dx).Therefore,υ = D(1/n)(dn/dx) = -D/λ. (constant )(b) J = q μn n ε = qn υ and υ = μn ε.Therefore, ε = -D/μn λ = -(kT/q)/λ.(c) ε = -1000V/cm = -0.026/λ. Solving for λ yields 0.25μm.2.9 (a) qLL q dx dE q dx dV v ∆=∆==-=11ε.(b) E c is parallel to E v . Hence, we can calculate the electron concentration in terms ofE c .()()./)0()()(/)0()(0x L E x E where e n x n c c kT E x E c c ∆=-=--Therefore,. LkT x e n x n /0)(∆-= (c) 0ε=+dxdn qD qn J n n n μ 0//=⎪⎭⎫ ⎝⎛∆-+∆∆-∆-LkT e n qD qL e qn LkT x i n n LkT x i μTherefore,n n n n q kT D kT D q μμ=⇒=.。
现代集成电路半导体器件胡正明课后答案
Chapter 2Mobility2.1 (a) The mean free time between collisions using Equation (2.2.4b) issec 1085.213-⨯==→=qm m q n n mn n mn n μττμwhere μn is given to be 500 cm 2/Vsec (= 0.05 m 2/Vsec), and m n is assumed to be m 0.(b) We need to find the drift velocity first:sec /50000εcm v n d ==μ.The distance traveled by drift between collisions isnm v d mn d 14.0==τ.2.2 F rom the thermal velocity example, we know that the approximate thermal velocityof an electron in silicon issec /1029.237cm mkT v th ⨯==.Consequently, the drift velocity (v d ) is (1/10)v th = 2.29⨯106 cm/sec, and the time it takes for an electron to traverse a region of 1 μm in width issec 1037.4sec/1029.2101164--⨯=⨯=cm cm t .Next, we need to find the mean free time between collisions using Equation (2.2.4b):sec 1010.213-⨯==→=qm m q n n mn n mn n μττμwhere μn is 1400 cm 2/Vsec (=0.14 m 2/Vsec, for lightly doped silicon, given in Table 2-1), and m n is 0.26m 0 (given in Table 1-3). So, the average number of collision iscollisions collision tmn2077.207⇒=τ.In order to find the voltage applied across the region, we need to calculate the electric field using Equation (2.2.3b):12671.1635sec /1400sec /1029.2εε-=⨯==→-=Vcm V cm cm v v n dn d μμ.Then, the voltage across the region isV cm Vcm width V 16.01071.163541ε=⨯=⨯=--.2.3 (12The total mobility at 300 K is sec /55.502)300(1)300(1)300(2121V cm K K K TOTAL =⎪⎪⎭⎫ ⎝⎛+=-μμμ.(c) The applied electric field iscm V mmV l V /1011ε===.The current density is.2/41.80εεcm A N q n q J d n n ndrift ===μμDrift2.4 (a) From Figure 2-8 on page 45, we find the resistivity of the N-type sample dopedwith 1⨯1016cm -3 of phosphorous is 0.5 Ω-cm.(b) The acceptor density (boron) exceeds the donor density (P). Hence, the resultingconductivity is P-type, and the net dopant concentration is N net = |N d -N a | = p = 9⨯1016cm -3 of holes. However, the mobilities of electrons and holes depend on the total dopant concentration, N T =1.1⨯1017cm -3. So, we have to use Equation (2.2.14) to calculate the resistivity. From Figure 2-5, μp (N T =1.1⨯1017cm -3) is 250 cm 2/Vsec. The resistivity is()cm V cm cm q qN p net Ω=⨯⨯⨯===-28.0sec /2501091112316μσρ.(c) For the sample in part (a),eV cm cm V N N kT E E d c f c 21.010108.2ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---.E cE fE iE vFor the sample in part (b),eV cm cm V N N kT E E net v v f 12.01091004.1ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯⨯=⎪⎪⎭⎫ ⎝⎛=---E cE iE v E f2.5 (a) Sample 1: N-type Holes are minority carriers.p = n i 2/N d = (1010cm -3)2/1017cm -3 = 102 cm -3Sample 2: P-type Electrons are minority carriers.n = n i 2/N a = (1010cm -3)2/1015cm -3 = 105 cm -3Sample 3: N-type Holes are minority carriers.p = n i 2/N net = (1010cm -3)2/(9.9⨯1017cm -3) ≈ 102 cm -3(b) Sample 1: N d = 1017cm -3μn (N d = 1017cm -3) = 750 cm 2/Vsec (from Figure 2-4)σ = qN d μn = 12 Ω-1cm -1Sample 2: N a = 1015cm -3μp (N a = 1015cm -3) = 480 cm 2/Vsec (from Figure 2-4)σ = qN a μp = 12 Ω-1cm -1Sample 3: N T = N d +N a = 1.01⨯1017cm -3μn (N T = 1.01⨯1017cm -3) = 750 cm 2/Vsec (from Figure 2-4)N net = N d -N a = 0.99⨯1017cm -3σ = qN net μn = 11.88 Ω-1cm -1(c) For Sample 1,eV cm cm V N N kT E E d c f c 15.010108.2ln 026.0ln 317319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---.E f E cE iE vFor Sample 2,eV cm cm V N N kT E E a v v f 24.0101004.1ln 026.0ln 315319=⎪⎪⎭⎫ ⎝⎛⨯=⎪⎪⎭⎫ ⎝⎛=---. E cE iE vE fFor Sample 3, eV cm cm V N NN kT E E a d c f c 15.0109.9108.2ln 026.0ln 316319=⎪⎪⎭⎫ ⎝⎛⨯⨯=⎪⎪⎭⎫ ⎛-=---. E f E c E i E v2.6 (a) From Figure 2-5, μn (N d = 1016cm -3 of As) is 1250 cm 2/Vs. Using Equation(2.2.14), we findcm qn nΩ===5.011μσρ.(b) The mobility of electrons in the sample depends not on the net dopantconcentration but on the total dopant concentration N T :316102-⨯=+=cm N N N a d T .From Figure 2-5,()()Vs cm N and Vs cm N T p T n /390/114022==μμ.N net = N d -N a = 0. Hence, we can assume that there are only intrinsic carriers in the sample. Using Equation (2.2.14),()p n i p i n i qn qp qn μμμμσρ+=+==111 ()()sec /390114010112310V cm cm q +⨯⨯⨯=-.The resistivity is 4.08⨯105 Ω-cm.(c) Now, the total dopant concentration (N T ) is 0. Using the electron and hole mobilities for lightly doped semiconductors (from Table 2.1), we havesec /470sec /140022V cm and V cm p n ==μμ.Using Equation (2.2.14),()p n i p i n i qn qp qn μμμμσρ+=+==111 ()()sec /470140010112310V cm cm q +⨯⨯⨯=-.The resistivity is 3.34⨯105 Ω-cm. The resistivity of the doped sample in part (b) is higher due to ionized impurity scattering.2.7 I t is given that the sample is n -type, and the applied electric field ε is1000V/cm. The hole velocity υdp is 2⨯105cm/s.(a) From the velocity and the applied electric field, we can calculate the mobility of holes:υdp = μp ε, μp = υdp /ε = 2⨯105/1000 = 200cm 2/V·s.From Figure 2-5, we find N d is equal to 4.5⨯1017/cm 3. Hence,n = N d = 4.5⨯1017/cm 3, and p = n i 2/n = n i 2/ N d = 1020 / 4.5⨯1017 = 222/cm 3.Clearly, the minority carriers are the holes.(b) The Fermi level with respect to E c isE f = E c - kT ln (N d /N c ) = E c - 0.107 eV.(c) R = ρL/A. Using Equation (2.2.14), we first calculate the resistivity of the sample:σ = q(μn n + μp p) ≈ q μn n = 1.6⨯10-19 ⨯ 400 ⨯ 4.5⨯1017 = 28.8/Ω-cm, and ρ= σ -1 = 0.035 Ω-cm.Therefore, R = (0.035) ⨯ 20μm / (10μm ⨯ 1.5μm) = 467 Ω.Diffusion2.8 (a) Using Equation (2.3.2),J = qn υ = qD(dn/dx).Therefore,υ = D(1/n)(dn/dx) = -D/λ. (constant )(b) J = q μn n ε = qn υ and υ = μn ε.Therefore, ε = -D/μn λ = -(kT/q)/λ.(c) ε = -1000V/cm = -0.026/λ. Solving for λ yields 0.25μm.2.9 (a) qLL q dx dE q dx dV v ∆=∆==-=11ε.(b) E c is parallel to E v . Hence, we can calculate the electron concentration in terms ofE c .()()./)0()()(/)0()(0x L E x E where e n x n c c kT E x E c c ∆=-=--Therefore,. LkT x e n x n /0)(∆-= (c) 0ε=+dxdn qD qn J n n n μ 0//=⎪⎭⎫ ⎝⎛∆-+∆∆-∆-LkT e n qD qL e qn LkT x i n n LkT x i μTherefore,n n n n q kT D kT D q μμ=⇒=.。
半导体试题及答案
半导体试题及答案一、单项选择题（每题2分，共20分）1. 半导体材料的导电性介于金属和绝缘体之间，这是因为：A. 半导体材料内部存在大量的自由电子B. 半导体材料内部存在大量的空穴C. 半导体材料的能带结构D. 半导体材料的晶格结构答案：C2. 下列哪种掺杂方式可以增加半导体的导电性？A. N型掺杂B. P型掺杂C. 同时进行N型和P型掺杂D. 不进行任何掺杂答案：A3. 半导体的PN结在正向偏置时，其导通的原因是：A. 电子从P区注入N区B. 空穴从N区注入P区C. 电子和空穴的复合D. 电子和空穴的注入答案：D4. 半导体器件中，晶体管的放大作用主要依赖于：A. 基极电流B. 发射极电流C. 集电极电流D. 所有电流的总和5. 下列哪种材料不适合作为半导体材料？A. 硅B. 锗C. 铜D. 砷化镓答案：C6. 半导体器件的最小特征尺寸缩小，可以带来以下哪些好处？A. 降低成本B. 提高速度C. 减少功耗D. 所有以上答案：D7. 在半导体工艺中，光刻技术主要用于：A. 制造晶体管B. 制造集成电路C. 制造绝缘体D. 制造导线答案：B8. 半导体的能带理论中，价带和导带之间的区域被称为：A. 能隙B. 能级C. 能带D. 能区答案：A9. 下列哪种半导体器件具有记忆功能？B. 晶体管C. 存储器D. 逻辑门答案：C10. 半导体器件的热稳定性主要取决于：A. 材料的热导率B. 器件的散热设计C. 器件的制造工艺D. 所有以上答案：D二、多项选择题（每题3分，共15分）1. 半导体材料的特性包括：A. 导电性B. 绝缘性C. 半导体性D. 磁性答案：AC2. 下列哪些因素会影响半导体器件的性能？A. 温度B. 湿度C. 光照D. 电压答案：ABC3. 半导体器件的类型包括：A. 二极管B. 晶体管C. 集成电路D. 电阻答案：ABC4. 下列哪些是半导体材料的掺杂元素？A. 硼B. 磷C. 铜D. 锗答案：AB5. 在半导体工艺中，下列哪些步骤是必要的？A. 清洗B. 氧化C. 蒸发D. 抛光答案：ABC三、填空题（每题2分，共20分）1. 半导体材料的导电性主要依赖于______。
《半导体集成电路》考试题目及参考答案要点
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
半导体工艺-集成电路制造技术-答案-1,2单元
第一单元 习题1. 以直拉法拉制掺硼硅锭，切割后获硅片，在晶锭顶端切下的硅片，硼浓度为3×1015atoms/cm 3。
当熔料的90％已拉出，剩下10％开始生长时，所对应的晶锭上的该位置处切下的硅片，硼浓度是多少?已知：C 0B =3×1015atoms/cm 3；k B =0.35；由ls C C k =得： 硅熔料中硼的初始浓度为：C 0l = C 0B / k B =3×1015 /0.35≈8.57×1015 atoms/cm 3；由10)1(--=k s X kC C 得：剩下10％熔料时，此处晶锭的硼浓度为：C 90%B = k B C 0l ×0.1 kB-1= 0.35×8.57×1015×0.10.35-1=1.34×10162. 硅熔料含0.1％原子百分比的磷，假定溶液总是均匀的，计算当晶体拉出10％，50％，90％时的掺杂浓度。
已知：硅晶体原子密度为：5×1022 atoms/cm 3, 含0.1％原子百分比的磷, 熔料中磷浓度为： C 0p =5×1022 ×0.1％=5×1019atoms/cm 3；k p =0.8由10)1(--=k s X kC C 计算得：C 10%p = k P C 0p ×0.9 kp-1=0.8×5×1019×0.9-0.2=4.09×1019 atoms/cm 3C 50%p =0.8×5×1019×0.5-0.2=4.59×1019 atoms/cm 3C 90%p =0.8×5×1019×0.1-0.2=6.34×1019 atoms/cm 33. 比较硅单晶锭CZ 、MCZ 和FZ 三种生长方法的优缺点？答：CZ 法工艺成熟可拉制大直径硅锭，但受坩锅熔融带来的O 等杂质浓度高，存在一定杂质分布，因此，相对于MCZ 和FZ 法，生长的硅锭质量不高。
半导体集成电路试题答案
半导体集成电路试题答案一、选择题1. 半导体材料的主要特点是什么？A. 高电阻率B. 低电阻率C. 介于导体与绝缘体之间D. 高导热性答案：C2. 在集成电路制造中，光刻技术的主要作用是什么？A. 镀膜B. 刻蚀C. 掺杂D. 清洗答案：B3. 以下哪种器件是MOS集成电路中的基本组成单元？A. 双极型晶体管B. 场效应晶体管C. 肖特基二极管D. PIN二极管答案：B4. 半导体集成电路的制造过程中，通常使用哪种类型的硅片作为基底材料？A. 单晶硅B. 多晶硅C. 非晶硅D. 硅烷化合物答案：A5. 在CMOS技术中，N型和P型半导体区域的接触形成什么类型的结？A. PN结B. NP结C. NN结D. PP结答案：A二、填空题1. 半导体的导电性能可以通过__________来调节。
答案：掺杂2. 在集成电路中，__________是用来控制电流流动的半导体器件。
答案：晶体管3. 集成电路的制造过程中，__________是用来在硅片上形成精细图案的技术。
答案：光刻4. 互补金属氧化物半导体（CMOS）技术利用了N型和P型MOSFET的__________特性来实现低功耗。
答案：互补5. 摩尔定律预测，集成电路上可容纳的晶体管数量大约每________年翻一番。
答案：18个月三、简答题1. 请简述半导体集成电路的发展历史。
答：半导体集成电路的发展始于20世纪50年代，当时杰克·基尔比和罗伯特·诺伊斯分别独立发明了集成电路技术。
随着时间的推移，集成电路的制造工艺不断进步，晶体管尺寸不断缩小，集成度不断提高。
从最初的SSI（小规模集成电路）到LSI（大规模集成电路），再到VLSI（超大规模集成电路）和今天的ULSI（极大规模集成电路），集成电路技术的发展极大地推动了电子工业的进步和信息技术的革新。
2. 阐述MOSFET的工作原理。
答：金属氧化物半导体场效应晶体管（MOSFET）是一种利用电场来控制电流的半导体器件。
集成电路版图设计习题答案第一章半导体器件理论基础
集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。
答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。
在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。
在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。
在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。
杂质半导体的导电能力通常高于本征半导体。
2．如何理解空穴的导电机理。
答：空穴的导电作用如下图所示。
在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。
同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。
如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。
图空穴的导电作用3．简述PN结的结构与导电特性。
答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。
当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。
同样，一些电子也从N型中扩散到P型区中。
扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。
在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。
电池厂半导体及集成电路培训试题和答案
集成电路培训试题一、填空（28*2=56分）1、使用半导体工艺合成，薄膜、厚膜工艺的结合，在硅芯片上以照相的方法和化学法刻蚀，将电路所需的有源元件和无源元件连在一个制造过程中，制作在同一块半导体芯片上，就制成了一个集成电路。
2、集成电路书面上一般用字母 IC 表示，在电路中用字母 U 表示。
3、集成电路的电路符号为。
4、集成电路按用途不同分为：通用型、低功耗型、高精度型、高阻型；按制造工艺分为：半导体IC 、厚膜IC 、薄膜IC 、混合IC ；按有源器件分为: 双极型、MOS 型、双极-MOS 型；按封装形式分为：塑料封装IC 、金属封装IC 、陶瓷封装IC ；按管脚引脚分为：直插式、扁平式。
二、根据集成电路的型号命名规则填表（24分）三、问答题：集成电路的特性有哪些？（20分）答：有重量轻、功耗小、阻抗高、集成密度高、有方向性、有极性。
半导体培训试题一、填空（30*2=60分）1、半导体指介于导体与绝缘体之间，也就是指电阻率从10-5～106Ω·m 范围变化物质。
2、半导体包括二极管、三极管、场效应管、晶振、晶闸管、光耦合器等。
3、半导体的三个特性指：掺杂性、热敏性、光敏性。
4、二极管是内部具有一个PN结，外部具有两个电极的一种半导体器件。
5、三极管是内部含有两个PN结，外部具有三个电极的一种半导体器件。
6、二极管用字母D或VD表示，三极管用字母Q表示。
7、二极管的特性有：单向导电性、非线性、击穿性、频率性。
8、二极管按材料可分为：硅管、锗管、砷管。
9、三极管的中间部分是基区，基区上的电极是基极 b，两端是发射区、集电区，各有一个电极分别为发射极 e 和集电极 c。
二、问答题（20*2=40分）1、二极管的单向导电性的特性是什么？答：（1）正向特性：正向电阻小；（2）反向特性：反向电阻大。
2、二极管的主要参数有哪些？答:有正向电流IF、正向压降VF、最大整流电流ICM、反向击穿电压VIB、正向反向峰值电压VRM、反向电流IR、结电容C、最高工作频率fm。
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第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ，212••=--BL C E BL S C W L R r ba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下： 答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ；⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
（CS C OL r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
试求： (1) 可取的电阻最小线宽min R W =?你取多少?答：12μm(2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?答：一个弯头第4章 晶体管晶体管逻辑(TTL)电路 复 习 思 考 题4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。
试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。
4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1CES V =0.1～0.2V 。
答：（1）导通态（输出为低电平）V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ，mA I I B R 1.211== ，mA I I C R 9.422== ，mA I I I R E R 25.0534≈≈≈ mA I B 012.03= ，04≈B I ，mA I B 4.35= ，mA I I RB B 2.066== mA I E 72= ，mA I I RC C 2.366== ，mA I CCL 2.7= （2）截止态（输出为高电平）V V B 1.11= ，V V B 5.02= ，V V B 95.41= ，V V B 2.44=mA I I B R 79.211== ，mA I R 1.24= ，0652≈==B B B I I I ，4B I 与0I 有关 4421B R R R CCH I I I I I +++=4.7 要求图题4.7所示电路在低电平输出时带动20个同类门，试计算输出管 5Q 的集电极串联电阻的最大值 5CS r ,max是多少?答：24Ω4.8 试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因，并写出F ，F ′的逻辑表达式。
答：BC A F += , ''''C B A F =4.9 写出图题4.9所示电路的输入与输出的逻辑关系。
答：DE ABC •4.11 写出图题4.11所示电路的Q 与A ，B 的逻辑关系，并说明为什么输出级一定要用有源泄放电路。
答：B A Q ⊕=第5章 发射极耦合逻辑(ECL)电路 不做习题第6章 集成注入逻辑( L I 2)电路不做习题第7章 MOS 反相器 复 习 思 考 题7.1已知一自举反相器如图题7.1所示，其负载管的W/L=2，设其他参数为T V =0.7V , DD V =5V , 25/101V A k -⨯=，忽略衬底偏置效应。
(1) 当 DD IH V V =时，欲使OL V =0.3V ，驱动管应取何尺寸?答：⎪⎭⎫⎝⎛=9L W7.2 有一E/D NMOS 反相器，若 TE V =2V ,TD V =-2V , R β=25,DD V =5V 。
(1) 求此反相器的逻辑电平是多少?答：≈OLV )(22TE DD R TDV V V -β第8章 MOS 基本逻辑单元 复 习 思 考 题8.2 图题 8.2为一E/D NMOS 电路。
(1) 试问此电路可实现何种逻辑运算?答：B A ⊕(2) 设 V V DD 5=, V V TD 3-=, V V TE 1=， 输入高电平为 DD IH V V =，输入低电平为V V IL 0=。
求各种输入情况下电路的直流工作状态、各结点电位、各支路电流及直流功耗。
答：⑴设端V V V IL B 0==，而A 端又分两种情况：①输入高电平V V V DD A 5==V V M 063.0= mA I I M M 03.021== V V N 063.0= 0543===M M M I I I V V Y 5= 098==M M I I mA I I M M 03.076== mW P D 3.0=②输入低电平V V V IL A 0==V V M 5= mA I I M M 03.021==V V N 127.0= 098421=====M M M M M I I I I I V V Y 21.0= mA I I I M M M 03.0653=== mA I M 06.07= mW P D 3.0=⑵设端V V V IH B 5==，而A 端又分两种情况： ①输入高电平V V V DD A 5==V V M 127.0= mA I I I M M M 03.0431=== V V N 5= mA I M 06.02= V V Y 21.0= 0765===M M M I I I mA I I M M 03.098== mW P D 45.0=②输入低电平V V V IL A 0==V V M 5= 04321====M M M M I I I I V V N 5= 0765===M M M I I IV V Y 5= mA I I M M 03.098== mW P D 15.0=8.3 二输入的E/D NMOS 或非门的电路参数为：TD V =-3V ，TE V =1V ，2''/25V A k k E D μ==，5=RA β，8=RB β，V V DD 5=，试计算最坏情况的OL V 值和最好情况的OL V 值。
答：()()()22max 1TD RATE OH TE DD OL V V V V V V -----=β()()()22min 1TD RBRA TE OH TE DD OL V V V V V V -+----=ββ8.4 说明图题8.4的电路均为三态输出门，用传输门逻辑推导电路的逻辑表达式。
答：（a ） U CE A CE •+• （b ）U CE A CE •+• （c ）U CE A CE •+•第9章 MOS 逻辑功能部件 复 习 思 考 题9.1 试画出传输门结构的一位八选一多路开关的电路图，写出逻辑表达式和真值表。
答：逻辑表达式+•••=0210D K K K Y +•••1210D K K K +•••2210D K K K +•••3210D K K K +•••4210D K K K +•••5210D K K K +•••6210D K K K 7210D K K K •••9.4 如果图题9.4(a)反相器是有比的，试画出此电路各节点工作波形，分析其功能；如果图题9.4(b)中M\-1和M\-2为无比的，分析此电路能否工作?为什么?答：提示：9.4(a) 画电路各节点工作波形时，注意输出波形的低电平是由两次形成的。
此电路实施反相器功能。
题9.4(b)中1M 和2M 若为无比，无法反相器功能。
9.5 分析图题9.5所示的两相动态电路的逻辑功能，并说明各级电路分别是有比的还是无 比的。
假如图中i K K K ==21 ，032===i ααα；1α从010→→，21φφ=，试画出图中,A,B,C,D 和0V 各点的波形图答：该电路为具有保持功能的多路选通开关。
该电路中除最后一级为无比电路外，余下均为有比电路。
注意：有的波形的低电平由两次形成 。
第10章 存 储 器 复 习 思 考 题 本章无答案第11章 接 口 电 路 不做习题第12章 模拟集成电路中的基本单元电路 复 习 思 考 题12.1 试求图题12.1所示达林顿管放大器的电压增益 答：1174-≈v A若忽略01r ，则1548-≈v A提示：R 、2Q 、D 组成小电流恒流源。
12.3 试在图题12.3(a),(b),(c),(d)电路中，分别标出E/E ，E/D NMOS 单管放大器，CMOS 有 源负载放大器和CMOS 互补放大器中2M 的栅极及1B ，2B 电位，并指出各电路结构上的特点。
答：(a)SS B B V V V ==21 ， DD G V V =或DD G V V ≥(b) SS B B V V V ==21, 0V V G =(c) SS B V V =1 DD B V V =2 , SS G V V = (d) SS B V V =1 DD B V V =212.8 图题12.8所示是μA741中的偏置电路，其中5R =39k Ω，4R =5k Ω,DD V =15V ，EE V =-15V 。
试求r I 和10C I 的值。
答：r I =0.73mA 10C I ≈19A μ12.12 图题12.12是一个IC 产品中的偏置电路部分。