带有可选展频时钟 (SSC) 的时钟缓冲器 时钟倍乘器
时钟芯片的工作原理
时钟芯片的工作原理
时钟芯片是一种微型电子器件，用于实现计算机、电子设备和其他电子设备的时间管理功能。
它通过内部晶体振荡器产生稳定的时钟信号，并提供相应的时钟频率输出。
时钟芯片的工作原理可以分为以下几个步骤：
1. 晶体振荡器：时钟芯片内部的晶体振荡器是时钟信号的产生器，它由一个小型的晶体和两个电极组成。
当电压施加到电极上时，晶体会开始振荡，产生稳定的时钟信号。
晶体的频率决定了时钟芯片的精度和稳定性。
2. 预分频器：时钟芯片的预分频器用于将晶体振荡器产生的高频信号分频，得到更低的时钟频率。
预分频器通常由可编程逻辑电路实现，可以根据具体需求设置分频比。
3. 倍频器：时钟芯片的倍频器用于将预分频器产生的低频信号倍频，得到更高的时钟频率。
倍频器通常由锁相环电路实现，可以根据具体需求设置倍频比。
4. 输出缓冲器：时钟芯片的输出缓冲器用于将时钟信号输出到电路系统中。
输出缓冲器通常由门电路实现，可以提供不同的输出电平和时钟频率。
时钟芯片的工作原理简单、可靠，广泛应用于计算机、电子设备和其他电子设备中，是实现时间管理功能的重要组成部分。
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扩频时钟(SSC)简介
SSC是英文Spread Spectrum Clocking的缩写，中文意思为“扩频时钟”，当下的绝大多数高速芯片，如PCIE、SATA、SAS、等都支持SSC功能。
那么SSC究竟是干什么的呢SSC的主要目的是减小EMI辐射。
EMI一直是高速系统设计的难点，在传统设计中，主要通过滤波、接地、屏蔽等方法来减小EMI辐射，这些方法都是通过改变/切断EMI辐射路径来达到减小EMI辐射的目的，往往设计成本比较高，另外还有一种更好的治本方法，那就是在EMI源头上做文章，减小EMI的产生，SSC技术就是其中一种。
学过信号与系统课程的同学都知道，对于固定频率的时钟，所有能量都集中在其基频上，其频谱很窄，但幅度很高，对外辐射能量很大，而对于频率变化的时钟，其能量会分散在一定频率范围上。
如上图所示，SSC时钟频谱平均分布在一定范围内，幅度很小，不会产生太大的EMI辐射。
一般用扩展率δ来衡量时钟扩展的深度，假设扩展前时钟频率为fc，频率扩展范围为Δf，则有：向下方向扩频率：δ = -Δf /fc *100%中心方向扩频率：δ = ±1/2Δf/fc *100%向**向扩频率：δ = Δf/fc*100%扩频率不能太小，也不能太大，太小了达不到预期效果，太大了不能满足总线的时序要求，引起系统误码，大多数高速芯片的SSC扩频率在%左右。
扩频的方法如下：假设有某时钟Y(t) = Asin2πfct，用w(t)波形来对基频时钟进行扩频，则扩频后的时钟Y’(t) = Asin2π(fc+w(t))t，未经扩频的时钟频谱是位于fc 的一条谱线，幅度为:A2/2，由于该频谱只是一条谱线，其幅度与频谱带宽B无关。
但是，扩频时钟的频谱幅度取决其带宽B。
由于扩频时钟的功率在Δf频带内分布相当均匀，其幅度为:A2B/(2Δf)，这样，我们可以得到EMI抑制率S为：S = 10log((A2/2)/( A2B/(2Δf))) = 10log(Δf/B)，单位为dB。
单片机内有级时钟芯片
单片机内置时钟芯片概述单片机（Microcontroller Unit，MCU）是集成了中央处理器（CPU）、内存、输入输出端口和各种片上外设（Peripheral Interface Components，PIC）的微型计算机系统。
时钟芯片（Clock Chip）是单片机中的一个重要组成部分，它负责产生和管理系统的时钟信号，使整个系统能够按照指定频率和时序进行工作。
本文将重点介绍单片机内置的时钟芯片，包括其工作原理、功能特点以及在单片机应用中的应用场景。
工作原理单片机内置的时钟芯片一般采用晶体振荡器（Crystal Oscillator）或者晶振电路（Crystal Circuit）来产生稳定的时钟信号。
晶体振荡器通常由振荡器电路、晶体谐振器和放大器电路组成。
晶体振荡器的工作原理是利用晶体谐振器的特性，在外加电场的作用下，晶体会产生固有的机械振动，从而产生稳定的频率信号。
晶体谐振器是一个具有回路谐振频率的电路元件，与晶体振动的频率相对应。
当MCU系统上电时，时钟芯片首先启动，通过晶体振荡器产生一个基准频率的时钟信号。
这个基准时钟信号经过分频器进行分频处理，生成系统中各个模块所需的不同频率的时钟信号。
功能特点高精度单片机内置的时钟芯片具有高精度的特点。
晶体振荡器的频率精度较高，通常在几个百万分之一的误差范围内。
而且晶体振荡器的稳定性较好，可以在比较宽的温度范围内正常工作。
可编程时钟芯片可以根据系统需求进行编程。
通过设置分频器的分频系数，可以得到需要的时钟频率，以满足各个模块对时钟信号的要求。
多功能除了产生稳定的时钟信号外，时钟芯片还具有其他多种功能。
例如，它可以提供外部中断信号，用于唤醒系统或触发特定事件；还可以提供定时器功能，用于定时操作，例如定时中断、延时等。
应用场景单片机内置的时钟芯片广泛应用于各种单片机系统中。
以下是几个常见的应用场景：实时时钟时钟芯片可以用于实时时钟系统（Real-Time Clock，RTC），用于记录系统的当前时间。
04-第4章 时钟同步系统
硬件功能描述目录目录第4章时钟同步系统..............................................................................................................4-14.1 C&C08 同步时钟系统概述.................................................................................................4-14.2 C&C08 时钟同步系统体系结构..........................................................................................4-24.2.1 时钟框配置..............................................................................................................4-24.2.2 时钟系统控制结构....................................................................................................4-34.2.3 时钟系统信号分配....................................................................................................4-34.2.4 时钟系统工作原理....................................................................................................4-44.3 C&C08 时钟同步系统配置.................................................................................................4-54.3.1 时钟源......................................................................................................................4-54.3.2 AM时钟配置............................................................................................................4-64.3.3 SM时钟配置............................................................................................................4-64.4 C&C08 时钟同步系统的技术特点.......................................................................................4-74.4.1 锁相技术..................................................................................................................4-74.4.2 技术指标..................................................................................................................4-8第4章时钟同步系统4.1 C&C08 同步时钟系统概述C&C08 时钟同步系统拥有二级(包括A和B类)、加强型三级、三级和四级多种级别时钟可供选择，可满足DC1、DC2、DL、汇接局(TM)等各级交换局的不同要求。
STM32L4系列MCU的五种振荡器和使用说明
STM32L4系列MCU的五种振荡器和使用说明STM32L4xx系列MCU基于ARM Cortex-M4，具有FPU内核、高度灵活性和高级外设集，实现了首屈一指的超低功耗性能。
这些器件非常适合电池供电的产品，所需供电电压可低至1.71V。
与一般MCU只有4路时钟相比，STM32L4xx多提供了一个时钟源，具有多功能的时钟管理，5个时钟源（HSE、LSE、 LSI、HSI、MSI）可通过复位和时钟控制器（RCC）外设来管理。
以下做简单介绍。
五个时钟源：HSE、LSE、 LSI、HSI、MSI通过HSE、LSE两个外部振荡器，应用能获得高精度：◆ HSE时钟（4至80MHz的高速外部时钟），通常用来馈送PLL，并能产生高达80MHz的CPU时钟频率，以及USB控制器和音频时钟所需的独立频率。
◆ LSE（典型的32.768kHz低速外部时钟）一般用于为实时时钟提供低功耗时钟源，不过也能用作LCD时钟。
对于多种不同的任务，STM32L4xx有3个内部振荡器可供选择：◆ LSI时钟（32kHz低速内部时钟）是超低功耗源，能够馈送实时时钟（精度有限）、LCD控制器和独立看门狗◆ HSI时钟（16MHz高速内部时钟）是高速电压补偿振荡器。
◆ MSI时钟（100kHz至48MHz多种速率内部时钟）是振荡器，具有可调的频率和低电流消耗。
它的工作电流与频率成比例，以便最小化内部振荡器在低CPU频率下的功耗开销。
配置为PLL模式时，该振荡器利用LSE自动校准，能够实现高精度。
RC48可用时，利用时钟恢复系统（HSI48）：内部48MHz时钟源（HSI48）可用于驱动USB、SDMMC或RNG外设。
此时钟可在MCO上输出。
此外，STM32L4xx微控制器嵌入了三个PLL，每个都具有多达3个独立输出，并可由HSI、HSE或MSI馈送。
这九个输出可分别配置为：- 系统时钟- ADC接口时钟- USB时钟- 串行音频接口SAI1时钟- 串行音频接口SAI2时钟外设时钟的选择多个其他外设可由非系统时钟提供时钟：USARTx（x= 1、2、3、4、5），LPUART，SWPMI和I2Cx（x=1、2、3、4）接收独立时钟。
MSP430时钟系统详解
2
while(1) { P1OUT = 0x40; _delay_cycles(100); P1OUT = 0; _delay_cycles(5000); } }
// 开启 LED // 关闭 LED
2、CPU 运行在晶振(32768Hz)时钟下： 时钟下： 晶体频率为 32768 赫兹，约 3 倍的 VLO。如果我们在前面的代码中使用晶振，指示灯应闪 烁大约每秒一次。 你知道为什么 32768 赫兹是一个标准？这是因为这个数字是 2 的 15 次方， 因此很容易用简单的数字计数电路，以每秒一次获得率 ——手表和其他时间时基。认识到 ACLK 来自外部晶振时钟。 #include <msp430g2231.h> void main(void) { WDTCTL = WDTPW + WDTHOLD; // 关闭看门狗定时器 P1DIR = 0x41; // P1.0 和 P1.6 配置输出 P1OUT = 0x01; // 开启 P1.0 BCSCTL3 |= LFXT1S_0; // LFXT1 = 32768Hz 晶振 while(IFG1 & OFIFG) { IFG1 &= ~OFIFG; // 清除 OSCFault 标志 _delay_cycles(100000); // 为可见的标志延时 } P1OUT = 0; // 关闭 P1 __bis_SR_register(SCG1 + SCG0); // 关闭 DCO BCSCTL2 |= SELM_3 + DIVM_3; // MCLK = 32768/8 while(1) { P1OUT = 0x40; // 开启 LED _delay_cycles(100); P1OUT = 0; / / 关闭 LED _delay_cycles(5000); } } 3、CPU 运行在晶振(32768Hz)和 DCO 时钟下： 时钟下： 最慢的频率，我们可以运行 DCO 约在 1MHz（这也是默认速度） 。因此，我们将开始切换 MCLK 到 DCO 下。在大多数系统中，你会希望 ACLK 上运行的 VLO 或 32768 赫兹晶振。 由于 ACLK 在我们目前的代码是在晶体上运行，我们会打开 DCO 计算。
JESD79-4 第4章 SDRAM命令描述与操作(4.5-4.7)
JESD79-4 第4章SDRAM命令描述与操作（4.5-4.7）4.5 DLL-off模式DDR4 SDRAM的DLL-off模式是通过配置MR1寄存器的A0为0来进入的。
在此模式中，DLL将不会有任何操作，知道MR1寄存器的A0重新被配置为1。
DLL-off模式可在初始化过程中，或者是在初始化完成之后进入。
具体可参考4.6节“改变输入时钟频率”。
下面列表中的的DLL-off模式时DDR4 SDRAM的可选操作模式。
DLL-off模式中的可使用的最大时钟频率为参数tCKDLL_OFF所限定的。
且没有最低时钟频率要求，除了需要满足tREFI的要求（刷新时间间隔）。
由于延迟计数以及时序约束，仅支持MR0寄存器中一种CL值，以及MR2寄存器中一种CWL值，DLL-off模式仅支持CL=10与CWL=9。
且一旦进入DLL-off模式，CA奇偶检验功能将不可用。
DLL-off模式会影响读数据时钟与数据选通信号的时序关系tDQSCK。
但是不影响tDQSQ 与tQH。
特别需要注意的是需要将读数据按次序返回给控制时钟域。
对比DLL-on模式，从读命令后的AL+CL个时钟上升沿（）后开始计算时间tDQSCK，而DLL-off模式则是从读命令后的AL+CL-1时钟上升沿开始计算时间。
另一个区别在于DLL-off模式中，tDQSCK是不小于tCK的，而且tDQSCKmin与tDQSCKmax都会比DLL-on模式中的大很多。
tDQSCK（DLL-off）使用设备商来提供说明。
下图中是DLL-off模式中的读操作时序关系图（CL=10,BL=8,PL=0)4.6 改变输入时钟频率DDR4 SDRAM初始化完成之后，在进行大多数普通的操作时要求时钟的相对稳定的。
这就意味着一旦时钟频率设定好，就要一直保持着这种稳定状态，在此期间，时钟周期不允许改变，除了时钟的jitter与SSC（展频）。
在Self-refresh模式与Precharge Power Down模式下可以让输入时钟频率由当前的稳定状态改变的到另一个稳定状态。
AMI8563I2C-实时时钟日历芯片
AMI8563AMI8563I2C 实时时钟／日历芯片1．概述AMI8563 是低功耗的CMOS 实时时钟／日历芯片，它提供一个可编程时钟输出，一个中断输出和掉电检测器，所有的地址和数据通过I2C总线接口串行传递。
最大总线速度为400Kbits/s，每次读写数据后，内嵌的字地址寄存器会自动产生增量。
2．特性* 低工作电流：典型值为0.25µA（V DD=3.0V，Tamb=25℃时）。
* 世纪标志* 大工作电压范围：1.0～5.5* 低休眠电流；典型值为0.25µA(V DD=3.0V,Tamb=25℃)* 400KHz 的I2C 总线接口（V DD=1.8～5.5V 时）。
* 可编程时钟输出频率为：32.768KHz，1024Hz，32Hz，1Hz。
* 报警和定时器。
* 掉电检测器。
* 内部集成的振荡器电容。
* 片内电源复位功能。
* I2C 总线从地址：读，0A3H；写，0A2H。
* 开漏中断引脚。
3．应用* 复费率电度表、IC卡水表、IC卡煤气表* 移动电话* 便携仪器* 传真机AMI8563* 电池电源产品4．简明参考数据表1 简明参考数据符号 描述 条件 最小值 最大值 单位I2C 总线无效; Tamb =25℃1.0 5.5 VV DD工作电压I2C 总线有效; ｆＳＣＬ=400kHz Tamb=-40～+85℃1.8 5.5 V VｆＳＣＬ=400kHz — 800 μAｆＳＣＬ=100kHz — 200 200 µA ｆＳＣＬ=0Hz ； Tamb =25℃VDD=5Ｖ — 550 ｎA I DD工作电流;定时器和 CLKOUT 失效VDD=２Ｖ — 450 ｎATamb 工作温度范围 -40 +85 ℃ Tstg 储存温度 -65 +150 ℃5．订单信息表2 订定单信息包装型号名称描述版本AMI8563P DIP8 塑料双列直插式封装;8 脚(300mil) SOT97-1 AMI8563T SO8 小塑料封装；8 脚；宽3.9mm SOT96-1 AMI8563TS TSSOP8 小塑料薄型封装；8 脚；宽3.0mm SOT505-1AMI8563 6．方框图图1 方框图7．管脚配置7．1 管脚图2 管脚配置AMI8563图3二极管保护图7．2 管脚描述符号管脚号描述OSCI 1 振荡器输入OSCO 2 振荡器输出中断输出（开漏；低电平有效）/INT 3VSS 4 地SDA 5 串行数据I/OSCL 6 串行时钟输入CLKOUT 7 时钟输出（开漏）VDD 8 正电源8. 功能描述AMI8563 有16 个８位寄存器：一个可自动增量的地址寄存器，一个内置32.768KHz 的振荡器（带有一个内部集成的电容），一个分频器（用于给实时时钟RTC 提供源时钟），一个可编程时钟输出，一个定时器，一个报警器，一个掉电检测器和一个400KHz I2C总线接口。
扩频时钟SSC技术,即展频
扩频时钟SSC是抖动吗？2017-08-26 RF和EMC小助手数字电路的抖动通常是我们不希望的，因为抖动会造成采样位置的偏差，可能会引起数据传输错误，因此一般情况下会希望信号里的抖动越小越好。
但是，事情没有绝对的，在有些场合下，出于一些特殊的目的，人们可能会在数字总线上有意增加一些抖动，其中最典型的抖动就是SSC（Spread Spectrum Clocking），即扩频时钟。
SSC引入的目的是降低系统的EMI（Electromagnetic Interference）辐射（desense因此就被降低了）。
在很多消费电子的应用中，总线的速率越来越高，因此系统的EMI问题也越来越严重。
为了控制电子设备的EMI对其它设备和人体的影响，很多产品在上市销售前都必须通过严格的EMI测试，比如FCC/CE等认证中都需要进行EMI相关的测量。
要减小系统的EMI问题，通常有几种方法：滤波的方法：由于EMI的大小和信号跳变沿有关，边沿越陡EMI辐射越大，所以通过在总线上串联一些电阻或并联一些电容可以减缓信号的跳变沿从而减小EMI辐射。
很多数字总线如USB、PCI-E、HDMI、MIPI等对于信号的最快上升时间都有一定的限制性要求，以在保证信号能够通过眼图测试的情况下尽可能减缓信号的跳变沿。
但是由于现在数字总线速率越来越高，数据比特宽度越来越窄，比如对于一个5Gbps的信号来说，其数据比特宽度只有200ps，因此信号的上升沿不可能太缓。
屏蔽的方法：如果电路板上的辐射太大，可以通过增加屏蔽措施的方法来控制对外界的EMI辐射，比如对于一些辐射比较大的电路部分额外增加屏蔽壳。
但是额外的屏蔽措施对于系统的重量、体积、成本增加很多，同时对于很多消费类电子产品来说增加屏蔽壳会使接口连接变得非常不方便，因此一般只是对一些比较关键的电路（比如射频或者开关电源电路）进行特殊屏蔽。
SSC扩频时钟的方法：扩频时钟的方法是在数字系统的时钟源头进行轻微的调频，从而降低EMI辐射的峰值功率。
带有可选展频时钟 (SSC) 的时钟缓冲器 时钟倍乘器
OUTV SSC_SEL SSC_SEL INSSC_SEL 0SSC_SEL 1GNDVDD OE OUT FSCDCS503-Q1ZHCS946B –MARCH 2012–REVISED JUNE 2012带有可选展频时钟(SSC)的时钟缓冲器/时钟倍乘器查询样品:CDCS503-Q1特性•符合汽车应用要求•单一3.3V 器件电源•具有下列结果的AEC-Q100测试指南：•宽温度范围-40°C 至105°C–器件温度2级•节省空间的8引脚薄型小外形尺寸(TSSOP)封装–-40°C 至105°C 环境温度范围应用范围–器件人体模型(HBM)静电放电(ESD)分类等级•要求通过SSC 和/或者时钟倍乘来减少电磁干扰H2(EMI)的车载应用–器件充电器件模型(CDM)ESD 分类等级C3B •带有可选展频时钟(SSC)的易于使用的时钟生成器产品的一部分•带有可选输出频率和可选SSC 的时钟倍乘器•通过两个外部引脚可控制SSC–±0%，±0.5%，±1%，±2%中心展频•可使用一个外部控制引脚来选择x1或者x4的频率倍乘•通过控制引脚进行输出禁用图1.方框图Please be aware that an important notice concerning availability,standard warranty,and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.CDCS503-Q1ZHCS946B–MARCH2012–REVISED 说明CDCS503-Q1是一款带有可选频率倍乘的可展频、LVCMOS输入时钟缓冲器。
stm微机复习
stm微机复习1、stm32时钟来源包括几种。
每一种所起的作用是什么，stm32那些寄存器可以配置时钟树。
时钟来源：有五个，his,hse,lsi,lse,pll1、hsi:高速内部时钟信号stm32单片机内带的时钟(8m频率),精度极差高速内部时钟，rc振荡器，频率为8mhz。
2、hse:高速外部时钟信号，精度高。
可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4mhz~16mhz。
来源：i.hse外部晶体/陶瓷谐振器(晶振)；ii.hse用户外部时钟3、lse:低速外部时钟，外接频率为32.768khz的石英晶体，主要提供更多一个准确的时钟源通常做为rtc时钟采用4、lsi:低速内部时钟，rc振荡器，频率为40khz。
5、pll：为锁相环倍频输入，其时钟输出源可选择为his/2\\hse或者hse/2。
倍频可选择为2~16倍，但是其输入频率最小严禁少于72mhz。
stm32单片机的将时钟信号(例如hse)经过分频或倍频(pll)后,得到系统时钟，系统时钟经过分频，产生外设所使用的时钟。
登位和时钟掌控(rcc)包含以下寄存器：时钟掌控寄存器(rcc_cr)时钟布局寄存器(rcc_cfgr)时钟中断寄存器(rcc_cir)apb2外设复位寄存器(rcc_apb2rstr)apb1外设复位寄存器(rcc_apb1rstr)ahb外设时钟使能寄存器(rcc_ahbenr)apb2外设时钟使能寄存器(rcc_apb2enr)apb1外设时钟使能寄存器(rcc_apb1enr)备份域控制寄存器(rcc_bdcr)控制/状态寄存器(rcc_csr)2.什么就是gpio？存有几种工作模式，每一种工作模式的区别？gpio就是通用型输入输出io口也表示循序i/o口对于gpio的布局种类存有8种之多：（1）gpio_mode_ain模拟输入（2）gpio_mode_in_floating浮空输入（3）gpio_mode_ipd下拉输入（4）gpio_mode_ipu上拉输入（5）gpio_mode_out_od开漏输出（6）gpio_mode_out_pp推挽输出（7）gpio_mode_af_odF83E43Se开漏输入（8）gpio_mode_af_ppF83E43Se推挽输入3.简述stm32的adc的功能特点，技术参数，规则通道和注入通道的区别、作用。
STM32中的几个时钟SysTick、FCLK、SYSCLK、HCLK的详解
STM32中的几个时钟SysTick、FCLK、SYSCLK、HCLK的详解在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。
①、HSI是高速内部时钟，RC振荡器，频率为8MHz。
②、HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。
③、LSI是低速内部时钟，RC振荡器，频率为40kHz。
④、LSE是低速外部时钟，接频率为32.768kHz的石英晶体。
⑤、PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。
倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。
其中40kHz的LSI(低速内部时钟)供独立看门狗IWDG使用，另外它还可以被选择为实时时钟RTC的时钟源。
另外，实时时钟RTC的时钟源还可以选择LSE(低速外部时钟)，或者是HSE(高速外部时钟)的128分频。
RTC的时钟源通过RTCSEL[1:0]来选择。
STM32中有一个全速功能的USB模块，其串行接口引擎需要一个频率为48MHz的时钟源。
该时钟源只能从PLL输出端获取，可以选择为1.5分频或者1分频，也就是，当需要使用USB模块时，PLL必须使能，并且时钟频率配置为48MHz 或72MHz。
()另外，STM32还可以选择一个时钟信号输出到MCO脚(PA8)上，可以选择为PLL输出的2分频、HSI、HSE、或者系统时钟。
系统时钟SYSCLK最大频率为72MHz，它是供STM32中绝大部分部件工作的时钟源。
系统时钟可由PLL、HSI或者HSE提供输出，并且它通过AHB分频器分频后送给各模块使用，AHB分频器可选择1、2、4、8、16、64、128、256、512分频。
其中AHB分频器输出的时钟送给5大模块使用：①、送给AHB总线、内核、内存和DMA 使用的HCLK时钟。
②、分频后送给STM32芯片的系统定时器时钟（Systick=Sysclk/8=9Mhz）③、直接送给Cortex的自由运行时钟(free running clock)FCLK。
时钟缓冲器基础知识
时钟缓冲器基础知识时钟是所有电子产品的大体构建块今天。
用于在同步数字系统中的每一个数据过渡，有一个时钟，用于操纵的寄放器中。
大多数系统利用晶体，频率时序发生器（FTGS ），或廉价的陶瓷谐振器来产生精准的时钟同步的系统。
另外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，乃至移动时钟边沿向前或向后的时刻。
许多时钟缓冲解决方案已经制造了超过过去几年，以解决现今高速逻辑系统所需的许多挑战。
其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期tocycle和长期抖动，扩频，输出驱动强度，I / O电压标准和冗余。
因为钟表是最快的信号系统，通常最重的负载下，专门考虑必需在创建时钟树时发出。
在这一章中，咱们列出了非PLL和基于PLL的缓冲区的大体功能，并显示这些设备如何被用来解决高速逻辑设计挑战。
在现今的典型的同步设计中，通常需要多个时钟信号，以驱动各类组件。
创建副本的所需数量的时钟树的构建。
树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。
缓冲器的数量一般是依托于目标设备的数量和位置。
在过去几年里，通用逻辑组件被用来作为时钟缓冲器。
这些是足够的时刻，但他们做一点维持时钟的信号完整性。
事实上，它们事实上是一个不利的电路。
随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得愈来愈重要。
在接下来的几节中，咱们讨论了旧设备，什么缘故他们却不足以应付现今的设计需求。
与现代缓冲区相关的常见术语的概念如下。
最后，咱们解决了现代时钟缓冲器的属性具有和不具有PLL。
常常被用作时钟源的FTG是一种特殊类型的PLL时钟缓冲器。
◆初期的缓冲器一种时钟缓冲器是一种装置，其输出波形随输入波形。
输入信号传播通过该设备并从头驱动输出缓冲器。
因此，这种装置具有与它们相关联的传播延迟。
另外，由于通过每一个输入输前途径上的设备的传播延迟之间的不同，将歪斜的输出之间存在。
一类非PLL时钟缓冲器的一个例子是74F244 ，可从几个制造商。
10 GHz 低相噪扩频时钟发生器的设计与实现
10 GHz 低相噪扩频时钟发生器的设计与实现曾云;邱玉松;张锋;夏宇【摘要】基于55 nm CMOS 工艺设计并制造了一款小数分频锁相环低相噪10 GHz 扩频时钟发生器（SSCG）．该 SSCG 采用带有开关电容阵列的压控振荡器实现宽频和低增益，利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声，使用三角波调制改变分频系数使扩频时钟达到5000×10－6．测试结果表明：时钟发生器的中心工作频率为10 GHz，扩频模式下峰值降落达到16．46 dB；在1 MHz 频偏处的相位噪声为－106．93 dBc／Hz．芯片面积为0．7 mm×0．7 mm，采用1．2 V 的电源供电，核心电路功耗为17．4 mW．%A 10 GHz low phase noise spread spectrum clock generator(SSCG)based on a fractional PLL in a 55 nm CMOS process was developed.The clock generator adopts a LC tank voltage-controlled os-cillator (VCO)with switched capacitors array to obtain the wide-band frequency range and low gain,and the multi-stage noise shaping(MASH)modulating technology was utilized to shape and degrade in-band phase noise.The SSCG changes the division ratio with triangular modulation to achieve the goal of 5 000× 10 -6 spread spectrum clock.The measurements show that the clock generator operates at a 10 GHz,the peak reduction of electromagnetic interference (EMI)is 16.46 dB and the phase noise is -106.93 dBc/Hz@1 MHz in Spread Spectrum Clocking (SSC)Mode.The chip core area is less than 0.28 mm2 and the core power consumption is 17.4 mW at a supply of 1.2 V.【期刊名称】《湖南大学学报（自然科学版）》【年(卷),期】2016(043)002【总页数】6页(P109-114)【关键词】扩频时钟发生器;锁相环;ΔΣ调制器;相位噪声【作者】曾云;邱玉松;张锋;夏宇【作者单位】湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082;湖南大学物理与微电子科学学院，湖南长沙 410082【正文语种】中文【中图分类】TN432;TN74当前，随着半导体工艺的不断发展，电子产品工作频率越来越高，高频信号的辐射也越来越强，芯片间的电磁干扰(EMI)变成了一个不容忽视的问题[1-2].在无线通信系统中，当数据处理与传输的速率达到Gbps的水平时，电路辐射产生的噪声大小直接决定了传输数据信号的优劣.为了抑制EMI对传输通道、设备及系统性能的影响，传统上使用金属屏蔽盒以及RCL无源器件的滤波来实现，但随着电路系统的复杂度和集成度不断提高，上述方法已很难达到目的，而基于锁相环的扩频时钟技术(SSCG)[3-7] 作为有效的低成本片内解决方案正在迅速发展中，它通过将信号能量扩展到一个较宽的范围内，有效地减小峰值和谐波的功率，从而从信号的源头减小了EMI，降低了系统产品的设计难度.近年来，国内外提出了多种不同的扩频时钟电路抑制EMI.Hsieh等采用的VCO直接调制方式需要极大的滤波电容，会增加电路的功耗和面积[3]；Cheng等使用的多相时钟相位插入方式很难达到相位的良好匹配，会加大电路的设计难度[4]；Wong 和Caro等采用的调制方式引入的量化噪声大，对EMI的抑制能力不够，会恶化其相位噪声[5-6].目前对于SSCG的研究大多集中于6 GHz频率以下，而对于6 GHz以上的较少涉及.本文针对SSCG在频率、相位噪声等方面的问题，设计了一款10 GHz的超高频率低相噪扩频时钟发生器，其在1 MHz频偏处的相位噪声为-106.93 dBc/Hz，通过采用全数字电路的3阶MASHΔΣ调制器改善电路相位噪声，相比于其余的调制方式，实现简单，对EMI的抑制能力更强，且有较强的抗噪声能力．图1所示为本设计提出的扩频时钟发生器整体结构图，其中包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、多模分频器、ΔΣ调制器(DSM)及三角波发生器.在锁相环中，低频噪声主要由PFD/CP决定，而高频噪声由VCO决定.为了获得低相噪的时钟发生器，VCO中采用了开关电容阵列技术把VCO的谐振频率范围分成若干个子频带[7]，子频带的选择可以保证VCO的电压增益(KVCO)较小，避免了过大的KVCO通过AM-FM噪声转化导致VCO相位噪声的恶化；使用可编程差分电荷泵结构来提高充放电电流的匹配，减小杂散，以及满足工艺偏差的变化；通过采用小数分频技术，保证电路在很高的参考频率下也能获得很高的频率精度.通过 DSM对分频器的分频系数进行调制，随着分频系数的改变，锁相环的输出频率随之改变，并获得具有一定频率宽度的时钟信号，完成扩频的过程.同时DSM也能对输出噪声整形，大幅改善时钟发生器的相位噪声.1.1 宽带VCO的设计VCO设计的优劣直接决定整个时钟发生器的相位噪声性能，本设计采用了如图2所示的带开关电容阵列的宽带LC-VCO.晶体管M1和M2组成交叉耦合差分对管，作为负阻为LC谐振回路提供能量；LC频率调谐回路由片上螺旋差分电感、累积型MOS变容管和高Q值固定电容组成.VCO的振荡频率可表示为：,即VCO的电压增益KVCO为：.KVCO反映VCO输出频率对控制电压Vctrl的敏感程度，并且影响锁相环环路的增益和稳定性，以及相位噪声性能.由式(2)知：可变电容比直接影响VCO的电压增益，从而影响其调谐范围与相位噪声，但是VCO的调谐范围又与相位噪声相互矛盾.因此，为了使VCO兼具较低的相位噪声和较大的频率调谐范围，必须采用开关电容阵列来减小VCO的灵敏度.开关电容阵列中使用差分电容开关的方式来改善开关电容的Q值.为了进一步提高噪声性能，使用了具有高电源抑制比的LDO为VCO供电，加强其对电源噪声的抑制能力；为了抑制尾电流源噪声对相位噪声的影响，在共源点和地之间串入一个大的电容C2，同时利用电容C1和R1组成的低通网络滤除一部分基准电流镜像来的热噪声和闪烁噪声.该电路采用16位温度计码控制的开关电容阵列，配合可变电容形成粗调谐与细调谐相结合的技术，在减小相位噪声的同时满足了制造过程的工艺偏差和频段要求.经测试得知：VCO的调谐范围为9.6～10.5 GHz，在1 MHz处其相位噪声为-106.93 dBc/Hz.1.2 预分频器及多模分频器的设计VCO的输出信号在经过输出缓冲器后作为预分频器的输入时钟，其工作频率高达10 GHz，为了满足低功耗和高速的应用要求，采用基于电流模式逻辑结构(CML)[8]的预分频器进行二分频，如图3所示.CML构成的预分频器是全差分结构，能够提供差分输出，抑制电路的共模噪声.为了减小寄生电容，提高响应速度，在设计中采用电阻作为负载；尾电流源结构的使用可以更方便地控制输出摆幅的大小，同时可以提高电路的工作速度.为了达到扩展频谱的目的，必须使用小数分频的锁相环结构.故在预分频器之后，使用了如图4(a)所示的多模分频器.多模分频器由5个2/3分频单元级联构成，整个分频器链中不存在延时回路，所有的2/3分频单元有着相同的结构，有利于功耗的优化及版图的便利.2/3分频器的工作原理是在一个分频周期内，当输入信号Mi有效时，若P=1，则分频单元实现3分频；若P=0，则分频单元实现 2 分频，如图4(b)所示.该分频器能够实现分频比：N=C0+2×C1+22×C2+23×C3+24×C4+25.分频范围为32～61，其中可编程控制码C0～C4由DSM的输出控制.本设计中预分频器工作在10 GHz左右，经过CML二分频之后，多模分频器的输入端频率也高达5 GHz，为了能够满足电路的高速要求，2/3分频单元中的触发器均使用TSPC结构[9]，经仿真验证其工作频率可达8 GHz.1.3 鉴频鉴相器及电荷泵的设计由于DSM的量化噪声会因非线性的存在而折叠到低频，影响带内相位噪声，而且也会导致分数杂散的产生，故对PFD及CP的线性度提出了更高的要求.如图5(a)所示，采用的PFD结构仅有3个反相器的延时，极大地缩短了死区时间，这可以减小衬底耦合的噪声和电流源噪声等对锁相环的影响；在UP信号的通路上插入了一个由传输门构成的延时单元，并设计成与反相器有近似相同的延时，以减小由两路信号到达时间不同导致的失配.在输出级加上驱动力很强的缓冲器(buffer)以保证电荷泵开关的迅速切换.CP的输出电流噪声是锁相环带内相位噪声和参考杂散的主要来源，而电流噪声主要是由于电流失配、电荷泄漏及电荷共享等非理想效应产生的.提出的高性能CP和LPF的结构如图5(b)所示，电流源使用尺寸相对较大的晶体管，组成cascode结构，减小电流源之间的电流不匹配；采用了差分结构，两节点VF和VB通过单位增益放大器相连，使两支路的共模电平保持相同，避免了电荷共享问题，其中单位增益放大器运用了折叠式共源共栅轨到轨运放结构，提供高增益和高摆幅.由于工艺的变化，VCO的增益会发生变化，同时环路滤波器中的电阻电容也会有偏差，为了保证电路在不同工艺电压温度(PVT)的影响下仍能保持稳定，将上下开关电流设置成可编程的电流调节单元，电流在200～400 μA之间变化.同时为了更好地抑制压控振荡器控制电压上的高频成分，减小其纹波，环路滤波器采用三阶无源滤波器.其中R1与C1共同提供一个带内的零点改善相位裕度，C2提供第二个极点对分数杂散进行一定的抑制，C3提供第三个极点进一步抑制由于DSM产生的高通相位噪声对整个锁相环输出噪声的恶化.1.4 ΔΣ调制器及三角波发生器的设计为了获得扩频时钟，必须使分频器的分频比在一定时间内发生变化，故在设计中引入了小数分频技术.但由于小数分频的分频系数存在周期性跳变问题，会产生小数杂散影响时钟发生器的相位噪声和杂散性能，所以通过采用ΔΣ调制器(DSM)[10]实现分频比的随机化，对量化噪声进行整形，将噪声往高频处推，消除小数分频带来的杂散，提高带内信噪比.为实现噪声整形并考虑到电路稳定性的需要，在设计中采用了3阶的15-bit MASH1-1-1 DSM，结构如图6所示.图中X表示输入，Y 表示输出，Eqi表示第i级的量化误差，由此可得：图7为输出时钟向下扩频仿真，时钟频率为9.95～10 GHz，三角波的频率为30.525 kHz.在版图布局中，为避免数字时钟对模拟射频部分的影响，采用隔离环措施对数字和模拟模块进行隔离，降低衬底耦合噪声.电路采用SMIC 55 nm CMOS 工艺流片，SSCG整体芯片照片如图8所示，电路的核心面积为0.7 mm×0.4 mm.测试时输入晶振频率为100 MHz，利用Aglient公司的频谱分析仪得到扩频时钟相位噪声测试曲线如图9所示，在1 MHz处，相位噪声大小为-106.93 dBc/Hz.扩频时钟发生器实测频谱如图10所示．在非扩频模式下，频谱的峰峰值能量为-14.08 dBm，在扩频模式下，峰峰值能量变为-30.54 dBm，向下扩频5 000×10-6，峰峰值降落16.46 dB.表1给出了与最近国际上发表的相关扩频时钟发生器测试结果的比较，本设计的显著特点是工作频率高达10 GHz，但所消耗的功耗却最低，并且在1 MHz处的相位噪声很小，对EMI的抑制效果也很好.在超高频率下制造时钟发生器的最大难度在于，在高频工作下相位噪声和抗电磁干扰的能力难以提升.本文在55 nm CMOS工艺下，设计并实现了一种基于小数分频锁相环的低相噪10 GHz扩频时钟发生器.该时钟发生器采用了带开关电容阵列的VCO模块、低失配低噪声电荷泵及ΔΣ调制器模块，达到了很高的频率输出精度和良好的相噪性能.测试结果显示在扩频模式下输出频谱向下扩展5 000×10-6，时钟发生器在1 MHz处的相位噪声为-106.93 dBc/Hz，峰峰值降落为16.46 dB，验证了本设计的有效性，满足时钟发生器的应用要求.【相关文献】[1]MATSUMOTO Y, FUJII K, SUGIURA A. An analytical method for determining the optimal m odulating waveform for dithered clock generation[J]. IEEE Transactions on Electromagnetic Compatibility, 2005, 47(3): 577-584.[2]KIM J, KAM D G, JUN P J, et al. Spread spectrum clock generator with delay cell array to re duce the electromagnetic interference[J]. IEEE Transactions on Electromagnetic Compatibi lity, 2005, 47(4): 908-920.[3] HSIEH Y B, KAO Y H. A fully integrated spread-spectrum clock generator by using direct VCO modulation[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2008, 55(7): 1845-1853.[4] CHENG K H, HUNG C L, CHANG C H. A 0.77 ps RMS jitter 6-GHz spread-spectrum clock generator using a compensated phase rotating technique [J]. IEEE Journalof Solid-State Circuits, 2011, 46(5): 1198-1213.[5] WONG C H, LEE T C. A 6-GHz self-oscillating spread-spectrum clock generator [J]. IEEE Journal of Solid-State Circuits, 2013, 60(5): 1264-1273. [6]CARO D, ROMANI C A, PETRA N, et al. A 1.27 GHz all digital spread spectrum clock generator/synthesizer in 65 nm CMOS [J]. IEEE Journal of Solid-State Circuits, 2010, 45(5): 1048-1060.[7] LEI Lu, CHEN Jing-hong, LU Yuan, et al. An 18-mW 1.175-2-GHz frequency synthesizer with constant bandwidth for DVB-Tuners [J]. IEEE Transactions on Microwave Theory and Technique, 2009, 57(4): 928-937.[8]WOHLMUTH H D, KEHRER D. A high sensitivity static 2:1 frequency divider up to 27 GHz i n 120 nm CMOS[C]//Proceedings of the 28th European Solid-State Circuits Conference. New York:IEEE,2002: 823-826.[9] HUANG Q T, ROGENMOSER R. Speed optimization of edge-triggered CMOS circuits for gigahertz single-phase clocks[J]. IEEE Journal of Solid-State Circuits, 1996, 31(3): 461-465.[10]PARK P, PARK D, CHO S. A 14.2 mW 2.55-to-3 GHz cascaded PLL with reference injection and 800 MHz delta-sigma modulator in 0.13 μm CMOS [J]. IEEE Journal of Solid-State Circuits, 2012, 47(12): 2989-2998.。
信号完整性系列之十二—— 扩频时钟(SSC)及其测量方法
频时钟就是频率按一定规律变化的时钟。
SSC是英文Spread Spectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Multiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI 测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SS。
当前热门的USB3.0一致性测试中更是特别强调了SSC 的测量。
图一 SSC带来的频谱变化图二 FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pentium® 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8MHz 时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
SSC扩频时钟
扩频时钟简介扩频时钟是出于解决EMI问题而提出来的，因为随着时钟频率的不断提高，电路板面积的不断缩小。
以前传统的诸如屏蔽，滤波等EMI改善措施的应用已变得越来越困难，而扩频时钟的适时出现则恰如其分的解决了这个问题，并从源头上——系统时钟处控制和减少了EMI发射强度。
类似于扩频通信，扩频时钟也是用一个较低的频率调制系统时钟，使得窄带的周期性系统时钟被有意扩展为宽带，基频和谐波所包含的峰值能量显著降低，在频域上的表现是产生一个具有边带谐波的频谱。
扩频时钟一般有如下参数：扩展率、扩频类型、调制率和调制波形。
扩频类型指向下扩频、中心扩频或向上扩频，由于中心和向上扩频都会产生超过系统时钟的频率，会对系统造成影响所以一般向下扩频用的最为广泛。
扩展率是频率抖动(或扩展)围与原CLK频率(fC)的比值。
虽然高扩展率加强了对EMI的衰减程度，但是高扩展率可能会超过系统最大额定频率或低于平均频率而影响到系统性能，是故扩展率一般在0.5%~2.5%之间。
调制率，fm，用于确定CLK频率扩展周期率，在该周期CLK频率变化Δf 并返回到初始频率。
一般来说频谱调制速率较低，可以实现频率平滑调制，减少调制后的时钟周期的抖动参数。
因此当系统对时钟周期抖动参数较敏感时，降低调制速率是一种有效的设计手段。
虽然通过减小频谱调制速率可以降低调制时钟源的时钟周期抖动，但是仍然会引入一定的附加的时钟周期抖动，在有些电路设计中会最终导致系统出错。
调制波形代表CLK频率随时间的变化曲线，通常为三角波和非线性的Hershey kiss波。
调制波形及其与δ和fm的关系式一个典型的扩频时钟能带来EMI 幅度5~18dB的降低。
MAX9492经过扩频和未经扩频情况下的时钟频谱。
扩频情况下，扩展率δ为-2.5%―向下扩频；调制率fm为30kHz，CLK标称频率fC为133.33MHz为什么是hershey kiss扩频时钟的的调制波形通常有三角波和非线性的Hershey kiss波形，相比三角波，hershey kiss能提供最佳的平坦度和最大的衰减幅度。
信号完整性系列之十二—— 扩频时钟(SSC)及其测量方法
频时钟就是频率按一定规律变化的时钟。
SSC是英文Spread Spectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Multiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI 测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SS。
当前热门的USB3.0一致性测试中更是特别强调了SSC 的测量。
图一 SSC带来的频谱变化图二 FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pentium® 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8MHz 时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
stm32几种时钟控制介绍,含原理图
stm32几种时钟控制介绍，含原理图本文提到的有以下内容：• 时钟系统与总线矩阵• SysTick系统定时器• RTC实时时钟• 看门狗定时器• 通用定时器一、时钟系统与总线矩阵stm32F4的时钟树如下图所示：在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。
HSI是高速内部时钟，RC振荡器，频率为8MHz。
HSE是高速外部时钟，可接石英/陶瓷谐振器，或者接外部时钟源，频率范围为4MHz~16MHz。
LSI是低速内部时钟，RC振荡器，频率为40kHz。
LSE是低速外部时钟，接频率为32.768kHz的石英晶体。
PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。
倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。
我们在学习51单片机的时候，其内部是没有晶振的，而stm32是有的。
stm32可以通过RCC（时钟控制寄存器）对时钟进行参数配置以及使能。
我们还可以通过修改system_stm32f4xx.c文件，来配置上述时钟树上的一些分频、倍频参数，得到理想的频率。
在单片机系统中，CPU和总线以及外设的时钟设置是非常重要的，因为没有时钟就没有时序，组合电路需要好好理解清楚。
我们先来看一下总线矩阵。
片上总线标准种类繁多，而由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。
AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。
二者分别适用于高速与相对低速设备的连接。
一般性的时钟设置需要先考虑系统时钟的来源，是内部RC还是外部晶振还是外部的振荡器，是否需要PLL。
然后考虑内部总线和外部总线，最后考虑外设的时钟信号。
遵从先倍频作为CPU时钟，然后在由内向外分频，下级迁就上级的原则。
PCIE时钟
嵌入式系统的PCIe时钟分配上网时间：2009年所属类别: I I<ahref="/jump//ARTICLE/Communication_and_Networking_Syste ms;edpos=middle_large_rectangle;sz=300x250;ua=/ART_8800034187_400010_500007_TS_867a62ef. HTM;ord=1313644042192?" target='_blank'><imgsrc="/ad//ARTICLE/Communication_and_Networking_Systems; edpos=middle_large_rectangle;sz=300x250;ua=/ART_8800034187_400010_500007_TS_867a62ef.HT M;ord=1313644042192?" width='300' height='250' border='0' alt=''></a>关键字: ()是嵌入式和其它系统类型的背板间通信的一个非常理想的协议。
然而，在嵌入式环境中，背板连接器引脚通常很昂贵，因此，采用点对点连接的星型结构的PCIe方案并不理想。
本文将讨论如何使用一个多点信号来分配PCIe时钟，而且仍满足PCIe第二代规范严格的要求。
PCIe计时PCIe基本规范1.1和2.0为信令速率2.5Gbps和5.0Gbps的时钟分配定义了三个不同模型，见图1、图2和图3。
共用时钟架构成为最常使用的方法有很多理由。
首先，大多数支持PCIe接口的商用芯片只适用于这种架构。
其次，这种架构是唯一可以直接支持展频计时(Spread Spectrum clocki ng，简称SSC)的架构。
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OUTV SSC_SEL SSC_SEL INSSC_SEL 0SSC_SEL 1GNDVDD OE OUT FSCDCS503-Q1ZHCS946B –MARCH 2012–REVISED JUNE 2012带有可选展频时钟(SSC)的时钟缓冲器/时钟倍乘器查询样品:CDCS503-Q1特性•符合汽车应用要求•单一3.3V 器件电源•具有下列结果的AEC-Q100测试指南：•宽温度范围-40°C 至105°C–器件温度2级•节省空间的8引脚薄型小外形尺寸(TSSOP)封装–-40°C 至105°C 环境温度范围应用范围–器件人体模型(HBM)静电放电(ESD)分类等级•要求通过SSC 和/或者时钟倍乘来减少电磁干扰H2(EMI)的车载应用–器件充电器件模型(CDM)ESD 分类等级C3B •带有可选展频时钟(SSC)的易于使用的时钟生成器产品的一部分•带有可选输出频率和可选SSC 的时钟倍乘器•通过两个外部引脚可控制SSC–±0%，±0.5%，±1%，±2%中心展频•可使用一个外部控制引脚来选择x1或者x4的频率倍乘•通过控制引脚进行输出禁用图1.方框图Please be aware that an important notice concerning availability,standard warranty,and use in critical applications of Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.CDCS503-Q1ZHCS946B–MARCH2012–REVISED 说明CDCS503-Q1是一款带有可选频率倍乘的可展频、LVCMOS输入时钟缓冲器。
它与CDCS502共用主要的功能性，但是它使用一个LVCMOS输入级而不是CDCS502所使用的晶振输入级，并且CDCS503-Q1有一个输出使能引脚。
此器件在输入上接受一个3.3V LVCMOS信号。
这个输入信号由一个锁相环路(PLL)处理，此环路的输出频率或者与输入频率相等或者被乘以因子4。
PLL还可通过三角调制将时钟信号以输出时钟频率为中心扩展±0%，±0.5%，±1%或者±2%。
这样，此器件可生成介于8MHz和108MHz之间带有或者不带有SSC的输出频率。
一个独立的控制引脚可被用于启用或者禁用输出。
CDCS503-Q1运行在一个3.3V环境中。
器件额定运行温度介于-40°C至105°C之间，并采用8引脚TSSOP封装。
表1.功能表OE FS SSC_SEL0SSC_SEL1SSC数量f OUT/f IN f in=27MHz时的f OUT 0x x x x x三态1000±0.00%127MHz1001±0.50%127MHz1010±1.00%127MHz1011±2.00%127MHz1100±0.00%4108MHz1101±0.50%4108MHz1110±1.00%4108MHz1111±2.00%4108MHzIN SSC_SEL0 SSC_SEL1GND VDD OE OUTFS CDCS503-Q1 ZHCS946B–MARCH2012–REVISED JUNE2012这些装置包含有限的内置ESD保护。
存储或装卸时，应将导线一起截短或将装置放置于导电泡棉中，以防止MOS门极遭受静电损伤。
DEVICE INFORMATIONPACKAGEPIN FUNCTIONSSIGNAL PIN TYPE DESCRIPTIONIN1I LVCMOS clock inputOUT6O LVCMOS clock outputSSC_SEL0,12,3I Spread selection pins,internal pullupOE7I Output enable,internal pullupFS5I Frequency multiplication selection,internal pullupVDD8Power 3.3-V power supplyGND4Ground GroundORDERING INFORMATIONT A PACKAGE ORDERABLE PART NUMBER TOP-SIDE MARKING –40°C to105°C TSSOP2000CDCS503TPWRQ1CS503QPACKAGE THERMAL RESISTANCE FOR TSSOP(PW)PACKAGEover operating free-air temperature range(unless otherwise noted)(1)THERMAL AIRFLOW(CFM)PW8-PIN TSSOP UNIT0150250500 High K149142138132RθJA°C/W Low K230185170150High K65RθJC°C/W Low K69(1)The package thermal impedance is calculated in accordance with JESD51and JEDEC2S2P(high-k board).THERMAL INFORMATIONCDCS503TPWRQ1THERMAL METRIC(1)UNITPW(8PINS)θJA Junction-to-ambient thermal resistance179.9θJCtop Junction-to-case(top)thermal resistance64.9θJB Junction-to-board thermal resistance108.7°C/WψJT Junction-to-top characterization parameter9ψJB Junction-to-board characterization parameter107θJCbot Junction-to-case(bottom)thermal resistance n/a(1)有关传统和全新热度量的更多信息，请参阅IC封装热度量应用报告（文献号：SPRA953）。
CDCS503-Q1ZHCS946B–MARCH2012–REVISED ABSOLUTE MAXIMUM RATINGS(1)over operating free-air temperature range(unless otherwise noted)VALUE UNITV DD Supply voltage range–0.5to4.6VV IN Input voltage range–0.5to4.6VV out Output voltage range–0.5to4.6VI IN Input current(V I<0,V I>V DD)20mAI out Continuous output current50mAT ST Storage temperature range–65to150°CT J Maximum junction temperature125°C ESD Rating Human-body model(HBM)AEC-Q100classification level H2 1.5kV Charged-device model(CDM)AEC-Q100classification level C3B750V (1)Stresses beyond those listed under absolute maximum ratings may cause permanent damage to the device.These are stress ratingsonly and functional operation of the device at these or any other conditions beyond those indicated under recommended operating conditions is not implied.Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.CDCS503-Q1 ZHCS946B–MARCH2012–REVISED JUNE2012RECOMMENDED OPERATING CONDITIONSMIN NOM MAX UNITV DD Supply voltage3 3.6VFS=0832f IN Input frequency MHzFS=1827V IL Low-level input voltage LVCMOS0.3V DD VV IH High-level input voltage LVCMOS0.7V DD VV I Input voltage threshold LVCMOS0.5V DD VC L Output load test LVCMOS15pFI OH/I OL Output current±12mAT A Operating free-air temperature–40105°C DEVICE CHARACTERISTICSover recommended operating free-air temperature range(unless otherwise noted)PARAMETER TEST CONDITIONS MIN TYP MAX UNITf out=20MHz;FS=0,no SSC19I DD Device supply current mAf out=70MHz;FS=1,SSC=2%22FS=0832f OUT Output frequency MHzFS=132108I IH LVCMOS input current V I=V DD;V DD=3.6V10μAI IL LVCMOS input current V I=0V;V DD=3.6V–10μAI OH=-0.1mA 2.9V OH LVCMOS high-level output voltage I OH=-8mA 2.4VI OH=-12mA 2.2I OL=0.1mA0.1V OL LVCMOS low-level output voltage I OL=8mA0.5VI OL=12mA0.8I OZ High-impedance-state output current OE=Low–22μAt JIT(C-C)Cycle to cycle jitter(1)f out=108MHz;FS=1,110psSSC=1%,10000Cyclest r/t f Rise and fall time(1)20%–80%0.75nsO dc Output duty cycle(2)45%55%f MOD Modulation frequency30kHz(1)Measured with Test Load,see Figure3.(2)Not production tested.10 pF051015202530354005101520253035f - Input Frequency - MHzi I - I n p u t C u r r e n t - m AD D CDCS503-Q1ZHCS946B –MARCH 2012–REVISED JUNE 2012Figure 2.I DD vs Input Frequency,V CC =3.3V,SSC =2%,Output Loaded With Test LoadAPPLICATION INFORMATIONSSC MODULATIONThe exact implementation of the SSC modulation plays a vital role for the EMI reduction.The CDCS503-Q1device uses a triangular modulation scheme implemented in a way that the modulation frequency depends on the VCO frequency of the internal PLL and the spread amount is independent from the VCO frequency.The modulation frequency can be calculated by using one of the below formulas chosen by frequency multiplication mode.FS =0:f mod =f IN /708FS =1:f mod =f IN /620PARAMETER MEASUREMENT INFORMATIONFigure 3.Test LoadCDCS503-Q1Impedance ~ 32W ~ 18WCDCS503-Q1 ZHCS946B–MARCH2012–REVISED JUNE2012 PARAMETER MEASUREMENT INFORMATION(continued)Figure4.Load for50-ΩBoard EnvironmentCDCS503-Q1ZHCS946B–MARCH2012–REVISED REVISION HISTORYChanges from Revision A(June2012)to Revision B Page •在FAD中将符合AEC Q100标准改为了AEC Q100测试指南 (1)PACKAGING INFORMATION(1) The marketing status values are defined as follows:ACTIVE: Product device recommended for new designs.LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.PREVIEW: Device has been announced but is not in production. Samples may or may not be available.OBSOLETE: TI has discontinued the production of the device.(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check /productcontent for the latest availability information and additional product content details.TBD: The Pb-Free/Green conversion plan has not been defined.Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.(4) Multiple Top-Side Markings will be inside parentheses. Only one Top-Side Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation of the previous line and the two combined represent the entire Top-Side Marking for that device.Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.OTHER QUALIFIED VERSIONS OF CDCS503-Q1 :•Catalog: CDCS503Addendum-Page 1NOTE: Qualified Version Definitions:•Catalog - TI's standard catalog productAddendum-Page 2TAPE AND REEL INFORMATION*All dimensions are nominalDevicePackage Type Package Drawing Pins SPQReel Diameter (mm)Reel Width W1(mm)A0(mm)B0(mm)K0(mm)P1(mm)W (mm)Pin1Quadrant CDCS503TPWRQ1TSSOPPW82000330.012.47.03.61.68.012.0Q1*All dimensions are nominalDevice Package Type Package Drawing Pins SPQ Length(mm)Width(mm)Height(mm)CDCS503TPWRQ1TSSOP PW82000367.0367.035.0PACKAGE OUTLINETSSOP - 1.2 mm max heightPW0008ASMALL OUTLINE PACKAGENOTES:1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing per ASME Y14.5M.2. This drawing is subject to change without notice.3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not exceed 0.15 mm per side.4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.5. Reference JEDEC registration MO-153, variation AA.EXAMPLE BOARD LAYOUT PW0008ATSSOP - 1.2 mm max heightSMALL OUTLINE PACKAGE ArrayNOTES: (continued)6. Publication IPC-7351 may have alternate designs.7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.EXAMPLE STENCIL DESIGN PW0008ATSSOP - 1.2 mm max heightSMALL OUTLINE PACKAGE ArrayNOTES: (continued)8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternatedesign recommendations.9. Board assembly site may have different recommendations for stencil design.重要声明德州仪器(TI)及其下属子公司有权根据JESD46最新标准,对所提供的产品和服务进行更正、修改、增强、改进或其它更改，并有权根据JESD48最新标准中止提供任何产品和服务。