五进制计数器
五-十进制计数器
（a）逻辑符号（b）管脚图图4-35 二-五-十进制计数器74LS390图4-36 二进制计数器图4-37 五进制计数器3. 五进制计数以U1B计数器为例，如果计数脉冲从12CP端输入，计数信号从2Q、2Q1端输出，则为五进制计数，电路如图4-37所示图4-38 十进制8421码输出图4-39 十进制5421码输出5. 十进制计数5421BCD码输出以U1B计数器为例，如果计数脉冲从12CP端输入，2Q3连接02CP，计数信号从2Q0、2Q3、2Q2、2Q1输出，则为十进制计数，输出为5421BCD码，电路如图4-39所示。
图4-40 74LS390百进制计数器电路图项目八学习和测试数据寄存器按照存取数据方式的不同，寄存器可分为数据寄存器和移位寄存器两大类。
数据寄存器只能并行输入数据和输出数据。
移位寄存器中的图4-41 4位并行数据寄存器数据寄存器的工作原理如下。
置0（a）逻辑符号（b）管脚图（a）逻辑符号（b）管脚图图4-43 集成双向移位寄存器74LS1941. 逻辑管脚CR———异步清零端图4-44 74LS192加法计数器测试电路（1）从TTL数字集成电路库中拖出74LS192。
（2）从电源库中拖出电源VCC、接地。
（3）从显示器材库中拖出译码显示器和1个逻辑指示灯。
（4）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz （5）将脉冲信号加到加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。
（6）按下仿真开关进行测试，数码依次显示0～9和进位信号。
图4-45 两级加法计数器测试电路（1）从TTL数字集成电路库中拖出两个74LS192，分别是U1和U2（2）从电源库中拖出电源VCC、接地。
（3）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz （4）从显示器材库中拖出两个译码显示器，其中U3显示个位数，U4显示十位数。
（5）将时钟脉冲信号加到U1的加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。
引脚图及引脚功能
74LS90引脚图及引脚功能74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3.6-1，功能表如表3.6-1所示。
表3.6-1 7490功能表 复位输入输出R 1 R 2 S 1 S 2 Q D Q C Q B Q A H H L × H H × L × × H H X L × L L × L × L × × L × L L ×L L L L L L L L H L L H计 数 计 数 计 数 计 数A ． 将输出Q A 与输入B 相接，构成8421BCD 码计数器； B ． 将输出Q D 与输入A 相接，构成5421BCD 码计数器；C ． 表中H 为高电平、L 为低电平、×为不定状态。
74LS90逻辑电路图如图3.6-1所示，它由四个主从JK 触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R 1、R 2和置位（置“9”）端S 1、S 2。
74LS90具有如下的五种基本工作方式：（1）五分频：即由F D 、F C 、和F B 组成的异步五进制计数器工作方式。
（2）十分频（8421码）：将Q A 与CK 2联接，可构成8421码十分频电路。
（3）六分频：在十分频（8421码）的基础上，将Q B 端接R 1，Q C 端接R 2。
其计数顺序为000～101，当第六个脉冲作用后，出现状态Q C Q B Q A =110，利用Q B Q C =11反馈到R 1和R 2的方式使电路置“0”。
（4） 九分频：Q A →R 1、Q D →R 2，构成原理同六分频。
（5）十分频（5421码）：将五进制计数器的输出端Q D 接二进制计数器的脉冲输入端CK 1，即可构成5421码十分频工作方式。
做一个五进制的加减法计数器
一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。
当X=1时，计数器作加“1”运算，设初态为S0。
状态由S0做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S0，输出为1。
当X=0时，计数器作减“1”运算。
状态由S0做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S0，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。
在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。
触发器按自然态序变化，采用二进制计数编码。
设S0=000，S1=001，S2=010，S3=011，S4=100。
用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。
（1）Z=X Q n 3 + X Q 3n Q 2n Q 1n00 01 1110(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 100001 11 102n+1=X Q3n + X Q2n Q1n + X Q2n Q1n + X Q2n Q1nQ2n Q1nXQ3n00011110(4)Q1n+1=X Q3n + Q2n Q1n + X Q3n Q1n再由JK触发器特性方程求出各个触发器的驱动方程：J1 = X Q3n + X Q3n + Q2nK1 = X Q3nJ2 = X Q1n + X Q3nK2 = X Q3n + X Q1n + X Q1J3 = X Q2n Q1n + X Q2n Q1nK3 = X Q2n Q1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。
五进制计数器实验中注意事项
五进制计数器实验中注意事项
1.需小心处理进位：五进制计数器在进位时需要特别注意，因为
其进位是在每5个数位之间进行的，因此进位操作需要特别小心，以
确保计数器不会出错或跳过某个数字。
2.需仔细标注输入和输出：在搭建五进制计数器时，需要仔细标
注输入和输出管脚的位置，以确保插入电路板时正确连接，避免错误。
3.需使用适当的电路元器件：五进制计数器需要大量使用器件，
如555定时器、CD4017计数器和74LS138译码器等。
一定要选择正确
的电路元器件，并按照其设计标准使用，以确保能够正确工作。
4.需注意电路板的布局：五进制计数器的电路板需要精心设计，
确保电路元件的布局合理，电路的连接清晰，以及电源和地线的正确
连接等。
5.需根据实际需求进行调整：五进制计数器的设计需根据实际需
求进行调整，如选择计数范围、计数方式以及计数间隔等，以确保计
数器符合实际应用。
集成计数器(0505)
二进制
负或门相当于正与门
五进制
7490 集成计数器的功能特点：
7490包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。 二进制计数器的时钟输入端为CPA，输出端为QA； 五进制计数器的时钟输入端为CPB，输出端为QDQCQB。 如果将 QA 与 CPB 相连， CPA 作时钟脉冲输入端， QD QC QB QA 作输出端， 则为8421BCD码十进制计数器。 如果将QD与CPA相连，CPB作时钟脉冲输入端，QA QD QC QB 作输出端， 则为5421BCD码十进制计数器。
2．构成任意进制计数器 例5：用4位二进制加法计数器74161构成82进制计数器。 解：1）先用两片4位二进制加法计数器74161构成8位二进制加法计数器。
2）确定需要截取的状态： 如果利用异步清零方式，需要在第82个脉冲时（82）10=（01010010 ）2为Cr提供异步 清零控制信号。 如果利用同步预置方式，需要在第81个脉冲时（81）10=（01010001 ）2为Cr提供异步
二、集成二进制同步加法计数器74161 74161具有以下功能：
① 异步清零。 ② 同步并行预置数。 ③ 计数。 ④ 保持。 OC为进位输出端, OC=QDQCQBQA
集成计数器74161的应用 1．计数器的级联
例4 ：用两片4 位二进制加法计数器 74161采用同步级联方式构成的 8 位二进制同步加法计数器，模为16×16=256。
集成计数器74161的应用
4．组成序列信号发生器
序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。 例7：用74161及门电路构成序列信号发生器。 其中74161与G1构成了一个模5计数器。
，因此，这是一个01010序列信号发生器，序列长度P=5。
数字电子技术五进制计数器,详细
实验八时序逻辑电路Multisim仿真设计要求：（1）熟悉Multisim仿真软件（2）利用时序逻辑芯片或触发器设计时序逻辑电路（3）写明设计要点（4）列出设计电路对应的状态图（5）画出逻辑电路图（6）利用Multisim仿真软件进行仿真的截图五进制时序逻辑电路计数器要求:逢五进一，能自启动图1 状态转换初态末态输出Q2 Q1 Q0 Q2* Q1* Q0*Y0 0 0 0 0 1 00 0 1 0 1 0 00 1 0 0 1 1 00 1 1 1 0 0 01 0 0 0 0 0 11 1 1 X X X X表1 状态表Q1*Q0*Q2 00 01 11 100 001 010 100 0111 000 X X XQ1*Q0*Y 00 01 11 100 0 0 0 01 1 X X X表3 输出卡诺图由卡诺图易得：Y=Q2，J0=Q2’,K0=1,J1=Q0,K1=Q0,J2=Q0Q1,K2=1。
图2 逻辑图U1JK_FFJ Q~Q KRESET CLKSETU2JK_FF J Q~Q KRESET CLKSETU3JK_FF J Q~Q KRESETCLKSET 2.5VX22.5VX32.5VX42.5VVCC5.0VU4A74ALS08MS1键 = 空格 GNDVCC5.0V图3 仿真原理图图4 仿真运行图图5 自启动检验本次实验实现了逻辑电路五进制加一时序计数器的仿真，该电路在进入无效状态101、110、111时在CP时钟脉冲作用下可自启动。
数字电子技术基础自制题库
数字电子技术基础试卷试题1一、单项选择题（每小题1分，共15分）1．一位十六进制数可以用多少位二进制数来表示？（ C ）A. １B. ２C. ４D. 16 2．以下电路中常用于总线应用的是（ A ）A.T S L 门B.O C 门C. 漏极开路门D.C M O S 与非门 3．以下表达式中符合逻辑运算法则的是（ D ）A.C ·C =C 2B.1+1=10C.0<1D.A +1=1 4．T 触发器的功能是（ D ）A ． 翻转、置“0” B. 保持、置“1” C. 置“1”、置“0” D. 翻转、保持 5. 存储8位二进制信息要多少个触发器（D ）A.2B.3C.4D.8 6．多谐振荡器可产生的波形是（ B ）A.正弦波B.矩形脉冲C.三角波D.锯齿波 7．一个16选一的数据选择器，其地址输入（选择控制输入）端的个 数是（ C ）A.1B.2C.4D.16 8．引起组合逻辑电路中竟争与冒险的原因是（ C ）A.逻辑关系错；B.干扰信号；C.电路延时；D.电源不稳定。
9．同步计数器和异步计数器比较，同步计数器的最显著优点是（ A ） A.工作速度高 B.触发器利用率高C.电路简单D.不受时钟C P 控制10．N 个触发器可以构成能寄存多少位二进制数码的寄存器？（ B ） A.N -1 B.N C.N +1 D.2N11．若用J K 触发器来实现特性方程AB Q A Q n 1n +=+，则J K 端的方程应为（ B ）A.J =A B ，K =B AB.J =A B ，K =B AC.J =B A +，K =A BD.J =B A ，K =A B12．一个无符号10位数字输入的D A C ，其输出电平的级数是（ C ）A.4B.10C.1024D.10013．要构成容量为4K ×8的RAM ，需要多少片容量为256×4的RAM ？（ D ）A.2B.4C.8D.3214．随机存取存储器R A M 中的内容，当电源断掉后又接通，则存储器中的内容将如何变换？（ C ）A.全部改变B.全部为1C.不确定D.保持不变 15．用555定时器构成单稳态触发器，其输出的脉宽为（ B ）A.0.7RC ；B.1.1RC ；C.1.4RC ；D.1.8RC ； 二、多项选择题（每小题1分，共5分）16．以下代码中，为无权码的是（ C ）（ D ）A. 8421BCD 码B. 5421BCD 码C. 余三码D. 格雷码 17．当三态门输出高阻状态时，以下说法正确的是（ A ）（ B ）A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动18．已知F=A B +BD+CDE+A D ，下列结果正确的是哪几个？（ A ）（ C ）A.F =D B A +B.F =D B A )(+C.F =))((D B D A ++D.F =))((D B D A ++19．欲使J K 触发器按Q n +1=Q n 工作，可使J K 触发器的输入端为以下哪几种情况？（ A ）（ B ）（ D ）A.J =K =0B.J =Q ,K =QC.J =Q ,K =QD.J =Q ,K =0 20．关于PROM 和PAL 的结构，以下叙述正确的是（ A ）（ D ）A.P R O M 的与阵列固定，不可编程B.P R O M 与阵列、或阵列均不可编程C.P A L 与阵列、或阵列均可编程D.P A L 的与阵列可编程 三、判断改错题（每小题2分，共10分）21. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。
5进制计数器课程设计
5进制计数器课程设计一、课程目标知识目标：1. 学生能理解5进制计数的基本原理，掌握5进制数与10进制数的相互转换方法。
2. 学生能够运用5进制计数进行简单的数学运算，如加、减运算。
3. 学生了解5进制计数在计算机科学和生活中的应用。
技能目标：1. 学生能够独立设计并搭建一个简单的5进制计数器模型，锻炼动手操作能力。
2. 学生通过小组合作，解决5进制计数相关问题，提升团队协作能力和问题解决能力。
情感态度价值观目标：1. 学生对数学产生兴趣，认识到数学知识与实际生活的紧密联系。
2. 学生在学习过程中，培养耐心、细心的学习态度，提高自信心和自主学习能力。
3. 学生了解我国在数学领域的贡献，增强民族自豪感。
课程性质：本课程为数学学科的一节实践探究课，结合学生年级特点和认知水平，注重理论与实践相结合，培养学生的动手操作能力和实际问题解决能力。
学生特点：五年级学生具有一定的数学基础和逻辑思维能力，对新鲜事物充满好奇心，喜欢动手操作和团队合作。
教学要求：教师需注重启发式教学，引导学生主动探究5进制计数原理，关注学生的个体差异，鼓励学生积极参与课堂讨论和实践活动。
同时，教师应关注学生的情感态度，激发学生的学习兴趣和自信心。
通过本节课的学习，使学生达到课程目标，为后续相关知识的学习打下基础。
二、教学内容本节课依据课程目标，选取以下教学内容：1. 5进制计数原理：介绍5进制计数的基本概念、计数规则及其与10进制数的区别与联系。
2. 5进制与10进制的转换：讲解5进制数与10进制数之间的转换方法，并通过实例进行演示。
3. 5进制计数器设计与搭建：引导学生利用生活中的材料，设计并搭建一个简单的5进制计数器模型。
4. 5进制数学运算：教授5进制数的加、减运算方法，让学生通过实际操作进行练习。
5. 5进制计数在生活中的应用：介绍5进制计数在计算机科学、电子技术等领域的应用，激发学生学习兴趣。
教学内容安排如下：第一课时：5进制计数原理、5进制与10进制的转换。
五进制
综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：学号：班级：指导教师：学期：2011——2012第2学期一、摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
而本实验主要是针对其计数功能进行研究。
在本实验中要求设计一个可控五进制循环电路。
当控制端A=0时，实现下述状态：000---001---010---011---100---000。
当控制端A=1时，实现下述状态：000---100---011---010---001---000。
首先根据状态循环图画出原始状态卡诺图进而化简得出状态方程，再得出驱动方程与输出方程，选定触发器，画出逻辑电路图，并在MAX+plus II中进行验证、仿真。
二、实验目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。
2.掌握双D正边沿触发器的工作特性，并利用D触发器设计、调试，进一步掌握使用MAX+plus II中测量多路波形的方法。
三、实验器件74LS175（四D正边沿触发器）、与门、或门、非门、异或门、高电平(VCC)。
四、实验内容1、设计要求：用正边沿D触发器设计一个可控五进制计数器，要求如下：当控制端A=0时，实现下述状态：000---001---010---011---100---000当控制端A=1时，实现下述状态：000---100---011---010---001---0002、设计思路当A=0时有：根据要求画出所要设计电路的次态卡诺图，如图a。
图a为清楚起见，将图a中的卡诺图分解为下图b中的三个卡诺图，分别表示Q*1、Q*2、Q*3、Y。
由卡诺图化简可得状态方程：【Q*1=Q2Q3 Q*2=Q2′Q3+Q2Q3′=Q2○+Q3 Q*3=Q1′Q3′+Q2Q3′Y=Q1】……式一为使电路能实现自启动，结合上面的卡诺图可将电路次态的卡诺图图a修改成下图。
数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。
课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。
试用触发器设计一个同步五进制加法计数器。
应检查是否具有自启动能力。
设置一个复位按钮和一个启动按钮。
采用数码管显示计数器的数值。
课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。
原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。
各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。
nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。
三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。
同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。
(完整word版)数字电子技术试题及答案(题库)
数字电子技术基础试题（一）一、填空题 : （每空1分，共10分）1． (30.25) 10 = ( ) 2 = ( ) 16 。
2 . 逻辑函数L = + A+ B+ C +D = 。
3 . 三态门输出的三种状态分别为：、和。
4 . 主从型JK触发器的特性方程= 。
5 . 用4个触发器可以存储位二进制数。
6 . 存储容量为4K×8位的RAM存储器，其地址线为条、数据线为条。
二、选择题： (选择一个正确的答案填入括号内，每题3分，共30分 )1.设图1中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（）图。
图 12.下列几种TTL电路中，输出端可实现线与功能的电路是（）。
A、或非门B、与非门C、异或门D、OC门3.对CMOS与非门电路，其多余输入端正确的处理方法是（）。
A、通过大电阻接地（>1.5KΩ）B、悬空C、通过小电阻接地（<1KΩ）D、通过电阻接V CC4.图2所示电路为由555定时器构成的（）。
A、施密特触发器B、多谐振荡器C、单稳态触发器D、T触发器5.请判断以下哪个电路不是时序逻辑电路（）。
图2A、计数器B、寄存器C、译码器D、触发器6．下列几种A/D转换器中，转换速度最快的是（）。
图2A、并行A/D转换器B、计数型A/D转换器C、逐次渐进型A/D转换器D、双积分A/D转换器7．某电路的输入波形 u I 和输出波形 u O 如图 3所示，则该电路为（）。
图3A、施密特触发器B、反相器C、单稳态触发器D、JK触发器8．要将方波脉冲的周期扩展10倍，可采用（）。
A、10级施密特触发器B、10位二进制计数器C、十进制计数器D、10位D/A转换器9、已知逻辑函数与其相等的函数为（）。
A、B、C、D、10、一个数据选择器的地址输入端有3个时，最多可以有（）个数据信号输出。
A、4B、6C、8D、16三、逻辑函数化简（每题5分，共10分）1、用代数法化简为最简与或式Y= A +2、用卡诺图法化简为最简或与式Y= + C +A D，约束条件：A C + A CD+AB=0四、分析下列电路。
同步5进制计数器的介绍与应用
同步5进制计数器的介绍与应用
5进制计数器是将数字通过5进制数系统进行计算的一种计数器，它可以将数字从0到4进行计数并循环。
同步5进制计数器有多个输
入端口，可以使得多个计数器同时计数，可以通过时间同步方式进行
计数。
同步5进制计数器应用广泛，例如在数字逻辑电路中，计时器、频率计等电子器件中。
可以通过同步5进制计数器实现复杂的数字逻
辑电路，从而实现各种应用需求，如节拍灯、闹钟、数据传输等等。
同时，同步5进制计数器也是数字系统设计的基本电路之一，容易实现，可靠性高，因此广泛应用于计算机等电子设备中。
五进制计数器状态表
五进制计数器状态表1. 任务背景在计算机科学中，计数器是一种用于记录和存储数字的设备或算法。
它可以按照特定的规则进行递增或递减操作，并将结果显示出来。
五进制计数器是一种特殊类型的计数器，它使用五个不同的数字（0、1、2、3和4）来表示数字。
2. 五进制计数系统五进制计数系统是一种基于5的数字系统，它使用0到4这五个数字来表示所有的数值。
与十进制系统不同，五进制系统没有使用6及以上的数字。
在五进制系统中，每一位上的数字都表示该位上所包含的5的幂次。
例如，第一个位置上的数字表示50（即1），第二个位置上的数字表示51（即5），第三个位置上的数字表示5^2（即25），以此类推。
3. 五进制计数器状态表为了方便理解和记录五进制计数器在不同状态下所对应的值，我们可以使用一个状态表来展示这些信息。
下面是一个示例：状态第三位第二位第一位0 0 0 01 0 0 12 0 1 03 0 1 14 1 0 0…在这个状态表中，每一行代表一个五进制数。
第一列是该状态的编号，从0开始递增。
第二、三、四列分别表示该状态下的第一位、第二位和第三位数字。
4. 状态转换规则五进制计数器的状态转换规则可以根据实际需求进行定义。
以下是一个示例的状态转换规则：•当前状态为0时，下一个状态为1；•当前状态为1时，下一个状态为2；•当前状态为2时，下一个状态为3；•当前状态为3时，下一个状态为4；•当前状态为4时，下一个状态回到0。
根据这个规则，我们可以继续填充上述的五进制计数器状态表。
例如：状态第三位第二位第一位…9 4 4 410 0 011 0 112 和和和和和和和和和和0 2…在这个示例中，我们可以看到状态表中的数字逐渐递增，直到9。
当达到9时，我们需要将第一位、第二位和第三位都设置为4，并将下一个状态设置为10。
这样就完成了从9到10的进位操作。
5. 应用场景五进制计数器可以应用于各种需要使用五进制计数系统的场景中。
以下是一些可能的应用场景：5.1 时间表示在某些文化中，时间以五进制进行表示。
《数字电子技术》黄瑞祥_第五章习题答案
第五章习题答案5-1分析题5-1图所示电路，画出时序图和状态图，起始状态Q0Q1Q2Q3=0001。
解时序图：CPQ0Q1Q2Q35-2分析题5-2图所示电路，画出电路的状态图。
解5-3 JK触发器组成5-3图所示电路。
分析该电路为几进制计数器，并画出电路的状态图。
该电路为五进制计数器5-4JK触发器促成如图5-4图所示的电路。
（1）分析该电路为几进制计数器，画出状态图。
= 1，电路为几进制计数器，画出其状态图。
（2）若令K3解：（1为7进制计数器5-5 试画出题5-5图（a）所示电路中B,C端的波形。
输入端A,CP波形如题5-5图(b)所示，触发器的起始状态为零。
1 5 6 123456789 10 11 12 13 14 15 16 17 18 19CPAQ0Q1BC5-6分析题5-6图所示电路，画出电路的状态图，说明电路能否自启动。
该电路能够自启动5-7 分析题5-7图所示电路，画出电路的状态图，说明电路能否自启动。
由状态图可见，电路图能够自启动5-8画出题5-8图所示电路的状态图和时序图，简要说明电路的基本功能。
解：状态图：功能分析：根据状态图可知：电路为三位格雷码发生器。
5-9 画出题5-9图所示的状态图和时序图。
解：状态图：时序图：5-10 如题5-10图所示，FF0为下降沿触发的JK触发器，FF1为上升沿触发的D触发器，试对应给定的RD ，CP,J,K的波形，画出Q,Q1的波形。
5-11图所示。
解：电路图：态图如题5-12图所示。
解：电路图如下：5-13 试用下降沿触发的边沿型JK触发器和与非门，设计一个按自然态序进行的七进制同步加法计数器。
解：电路图：5-14 试用上升沿触发的边沿型D触发器和与非门，设计一个按自然态序进行计数的十进制同步加法计数器。
解：电路图：5-15 试用JK触发器设计一个同步十进制计数器，要实现的状态图如题5-15图所示。
解：电路图如下：5-16 试设计一个具有如题5-16图所示功能的计数器电路，图中M为控制变量。
五进制计数器
目录0.前言 (1)1. 课题设计的目的 (2)2.课题设计所学要的器件 (2)3. 课题设计内容 (2)1.课题设计的要求 (2)2.课题设计所需器件的说明 (2)3.课题设计实验步骤的设计 (3)4.课题设计实验的现象 (4)4. 课题设计实验现象的分析 (5)心得与体会 (6)参考文献 (6)五进制计数器摘要伴随着现代科技的发展。
越来越多的更具现代性的一些东西进入了我们平凡的生活中。
从最早体积庞大的第一代电脑直到现在的平板掌上电脑，无时无刻的在告诉着我们：科技发展的迅速。
在算法这个领域，我国可以说是历史悠久。
从我们的《九章算术》到现代的科学计算机。
从我们祖先的算盘再到如今的计算机各种进制的计算。
在我们的生活中，我们经常打交道的就是十进制了。
它方便快捷。
适用于我们日常生活中的一些计算。
那么如果问计算机是怎么进行计算比较复杂的运算的呢？大部分人应该都知道二进制。
进制算法中有很多种算法，那么除了二进制之外还有多少人知道五进制、七进制、十六进制呢？本次课设就是在实验室中通过简单的数字数字模拟实验电路，来模拟五进制计数器。
通过观察二极管的状态来了解五进制的算法。
关键词：五进制进制算法数字模拟电路0.前言计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。
在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。
而本课题设计主要是针对其计数功能进行研究。
在本课题设计中要求设计一个五进制计数器电路。
当控制端脉冲对模拟电路进行模拟实验时，实现二极管000---001---010---011---100的变换。
选定触发器，画出电路图。
1.课题设计的目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理。
2.了解芯片的调试、安装、以及使用步骤。
2.课题设计所学要的器件数字模拟实验电路板可提供手动脉冲数字模拟电路板74LS112P 芯片三枚74LS08P芯片一枚导线若干。
5.4-74LS90芯片
继续
第十页，编辑于星期五：十点 三十一分。
(c) 用2片74LS90组成100进制计数器
方法: 用2个十进制计数器级联: 十位
个位
十进制计数器
(74LS90)
QD
十进制计数器
(74LS90)
个位向十位 的进位脉冲
CP 计数脉冲
继续
第十一页，编辑于星期五：十点 三十一分。
用2片74LS90组成100进制计数器
继续
第十四页，编辑于星期五：十点 三十一分。
(e) 用2片74LS90组成37进制计数器
方法: 先将两片74LS90构成100进制计数器 当输出：
0011 0111 时，将输出同时清0。 十位=3 个位=7
继续
第十五页，编辑于星期五：十点 三十一分。
用2片74LS90组成37进制计数器
&
QD QC QB QA
S9(1) RS90((21))
& &
R0(2)
5
2
CPB CPA
R0(1) R0(2) S9(1) S9(2) 1 1 任一为0
任意
11
任一为0 任一为0
功能
清0(QDQCQBQA=0000) 置9(QDQCQBQA=1001) 计数
re
第四页，编辑于星期五：十点 三十一分。
由74LS90构成任意进制计数器
继续
第五页，编辑于星期五：十点 三十一分。
用74LS90组成异步十进制计数器 转换状态表
CPA QD QC QB QA 0 0 0 00
CPA QD QC QB QA 5 0 1 01
1
0 0 01
6
0 1 10
实验十五集成二～五～十进制计数器的应用
实验十五集成二～五～十进制计数器的应用一、实验目的：1.掌握集成二～五～十进制计数器的逻辑功能；2.学会集成二～五～十进制计数器的应用。
二、实验原理：1.集成二～五～十进制计数器7490简介：集成二～五～十进制计数器内部电路如图1所示，其由四个J、K触发器及控制门电路组成。
其中FF0为T’触发器，在CP0作用下，Q完成一位二进制计数；FF3～FF1组成异步五进制计数器，在CP1作用下，Q3Q2Q1按421码完成五进制计数；在计数基础上，集成计数器还附加S91、S92两个置9功能端和R0l、R02两个置0功能端，当S91S92=1时，计数器Q3Q2Q1Q完成置9功能；S91S92=0、R01R02=1时，计数器Q3Q2Q1Q完成置0功能。
2.集成二～五～十进制计数器7490功能表：3.集成二～五～十进制计数器7490的应用：(1)构成8421BCD十进制加法异步计数器：由于集成二～五～十进制计数器内的二~五进制计数器均为下降沿触发，故在构成十进制计数器时，只需将421码五进制加法计数器的时钟CP1接二进制计数器的输出Q，则当Q从1返回0时，CP1得到下降沿，使Q3Q2Q1进行加1计数，故CP在时钟信号作用下，Q3Q2Q1Q完成8421BCD十进制加法异步计数器功能。
(2)构成5421BCD十进制加法异步计数器：集成二～五～十进制计数器构成5421BCD十进制加法异步计数器连接图如图3所示。
当CP1在时钟信号作用下，Q3Q2Q1按421码完成五进制计数；在Q3从1返回0时，CP得到下降沿Q 0按一位二进制计数；故CP1在时钟信号作用下，QQ3Q2Q1完成5421BCD十进制加法异步计数器功能。
(3)构成模10以内任意进制计数器①反馈置0法：由于集成二～五～十进制计数器具有附加异步“入1”复位端R01、R02，因此在将集成计数器构成模10(8421BCD十进制加法异步计数器、5421BCD十进制加法异步计数器)计数器基础上，适当利用计数器输出反馈回R01、R02，使计数器进入反馈端输出为1状态时，计数器复位，达到改变计数器计数时序，完成模10内任意进制计数功能。
数电期末考试题及答案
一、单项选择题(每小题2分，共20分) 1．多谐振荡器有（ C ）个稳态A ．两个稳态B ．一个稳态C ．没有稳态D ．不能确定 2．五进制计数器的无效状态有（ A ）A ．3个B ．4个C ．11个D ．0个3．为了把串行输入的数据转换为并行输出的数据，可以使用（ B ） A ．寄存器 B ．移位寄存器 C ．计数器 D ．存储器 4．从多个输入数据中选出其中一个输出的电路是（ B ） A ．数据分配器 B ．数据选择器 C ．数字比较器 D ．编码器 5．TTL 或非门多余输入端的处理是( A )A ．悬空B ．接高电平C ．接低电平D ．接“1”6. 逻辑函数F1、F2、F3的卡诺图如下图所示，他们之间的逻辑关系是（ B ） A ．F3=F1•F2B ．F3=F1+F2C ．F2=F1•F3D ．F2=F1+F37．在逻辑函数中的卡诺图化简中，若被合并的最小项数越多（画的圈越 大），则说明化简后（ D ）。
A ．乘积项个数越少B ．实现该功能的门电路少C ．该乘积项含因子少D ．乘积项和乘积项因子两者皆少 8．555定时器不可以组成（ D ）A ．多谐振荡器B ．单稳态触发器C ．施密特触发器D ．JK 触发器 9．某逻辑门的输入端A 、B 和输出端F 的波形下图所示，F 与A 、B 的逻辑关系是：( B )A ．与非B ．同或C ．异或D ．或ABF10．一位八进制计数器至少需要（ A ）个触发器A．3 B．4 C．5 D．10二、填空题(每空2分，共30分)1．5 个变量可构成25个最小项，全体最小项之和为1。
2．要构成十进制计数器，至少需要4个触发器，其无效状态有6个。
3．施密特触发器的最主要特点是具有滞回特性。
4．三态门输出的三种状态分别为：高电平、低电平和高阻态。
5．3个地址输入端译码器，其译码输出信号最多应有____8____个。
6．逻辑电路中，低电平用1表示，高电平用0表示，则称为_ 负__逻辑。
电子芯片引脚
74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3.6-1，功能表如表3.6-1所示。
表3.6-1 7490功能表复位输入输出R1 R2 S1S2Q D Q C Q B Q AH HL ×H H× L× ×H HX L× LL ×L ×L ×× L× L L ×L L L LL L L L H L L H计数计数计数计数A．将输出Q A与输入B相接，构成8421BCD码计数器；B．将输出Q D与输入A相接，构成5421BCD码计数器；C．表中H为高电平、L为低电平、×为不定状态。
74LS90逻辑电路图如图3.6-1所示，它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中F A触发器构成一位二进制计数器；F D、F C、F B构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R1、R2和置位（置“9”）端S1、S2。
3.2实验原理1．集成异步计数器74LS90。
74LS90是异步二－五－十进制加法计数器，它既可以作二进制计数器，又可以作五进制和十进制加法计数器。
图3-1是它的逻辑符号。
图3-174LS90由四级主从JK触发器组成，因而在时钟脉冲上跳时计数，它的逻辑电路如图3-2所示。
图3-2从图3-2可以看出，74LS90实际由两个独立的计数器组成，触发器0是一个独立的计数器，触发器1、2、3组成另一个独立的计数器。
通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。
其具体功能详述如下：S9(1)、S9(2)是直接置9端，1)2()1(999=⋅=SSS时，计数器输出Q3Q2Q1 Q0为1001，R0(1)、R0(2)是直接置0端，在1)2()1(=⋅=RRR和S9=0时，计数器置0。