数字电路同步二进制计数器
3位2进制同步计数器(约束项：000,010)
图a
图2.2.3电位器左端时刻仿真图1
图b:
图2.2.4电位器左端时刻仿真图2
(3)估算当电位器滑动端调至最右端时,由图（a）可得
Uom=4.877V Ucm=2.809V T=7.836ms
由图（b）可得：
T2=1.586ms ,所以T1= T—T2=7.836ms—1.586ms=6.25ms
1.3ms
5.2ms
0.2
仿真结果
1.68ms
6.063ms
0.217
(3)当电位器的滑动端调至最右端时
T1
T2
D
估算结果
5.2ms
1.3ms
0.8
仿真结果
6.25ms
1.586ms
0.798
对比表中的估算结果和仿真结果，数值有较大的误差，其误差原因是在仿真中二极管影响输入波的周期，以及读数的误差。总的来看，估算的结果和仿真的结果是一致的。
(4)状态方程：
电路次态卡诺图：
图1.3.2电路次态卡诺图
Q1N+1的次态卡诺图为：
图1.3.3Q1N+1的次态卡诺图
Q0N+1的次态卡诺图为：
图1.3.4Q0N+1的次态卡诺图
状态方程：
Y= Q1nQ0n
= +
= +X =
(5) 驱动方程为 :
= =
= =1
(6) 检查能否自启动（无无效状态）
(7) 最后结果
1数字电子设计部分
1.1
（1）了解同步加法计数器工作原理和逻辑功能。
（2）掌握计数器电路的分析，设计方法及应用。
（3） 学会正确使用JK触发器。
数字电子技术计数器
1 00 01 01 1 01 1
d3 d2 d1 d0 1 1
Q3n+1 Q2n+1 Q1n+1 Q0n+1
000 0
d3 d2 d1
d0
加法计数
减法计数
保持
注
异步清零 异步置数
BO =CO=1
4. 集成十进制同步计数器 (1) 集成十进制同步加法计数器74160、74162 VCC CO Q0 Q1 Q2 Q3 CTT LD 同步计数功能：
若用T 触发器：
T0 = 1 T1=Q0n T2= Q1n Q0n
&
FF0
Q0
1J
FF1
1J
Q1
C1
C1
FF1
1J C1
&
B
Q2
1K
1K
Q0
Q1
1K
Q2
3. 3 位二进制同步可逆计数器 (1) 单时钟输入二进制同步可逆计数器
加/减 控制端
&1
&1
C/B &1
U/D 1
1
1J C1
Q0
1K
CP
FF0 Q0
按计数的增 减分：
加法计数器 减法计数器 可逆计数 (Up-Down Counter)
按计数值的 二进制编码计数器 编码方式分： 二—十进制计数器
按数制分：
二进制计数器 十进制计数器
N 进制(任意进制)计数器
同步二进制加法计数器结构组成及原理
计数器计数容量、长度或模的概念
计数器能够记忆输入脉冲的数目，即电路的有效状态
CP2=Q1
二-八-十六进制计数器的实现
FF0 Q0
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
数字电路实验报告-用D触发器设计三位二进制加法计数器
电学实验报告模板实验原理1．触发器的触发方式（1）电平触发方式电平触发方式的特点是：CP = 1时，输出与输入之间通道“透明”，输入信号的任何变化都能引起输出状态的变化。
当CP = 0时，输入信号被封锁，输出不受输入影响，保持不变。
（2）边沿触发方式边沿触发方式的特点是：仅在时钟CP信号的上升沿或下降沿才对输入信号响应。
触发器的次态仅取决于时钟CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出端状态没有影响。
2. 边沿触发器（1）边沿D触发器图1 上升沿触发D触发器图1所示为上升沿触发D触发器的逻辑符号。
上升沿触发D触发器的特性表如表1所示。
表1 上升沿D触发器特性表D触发器的特性方程为：Q^(n+1) = D1.同步触发器的异步置位复位端电平触发器和边沿触发器都在CP时钟信号的控制下工作，这种工作方式称之为“同步”。
也把这类触发器称为同步触发器，以区别于基本RS触发器。
在小规模集成电路芯片中，触发器既能同步工作，又兼有基本RS触发器的功能。
例如。
图2所示的触发器。
这是上升沿触发D触发器，其中，SD(-)和RD(-)是异步置位复位端。
只图2 带有异步置位复位端的D触发器要在SD(-)或RD(-)加入低电平，立即将触发器置“1”或置“0”，而不受时钟信号CP和输入信号D的控制。
只有当SD(-)或RD(-)均处于高电平时，触发器才正常执行上升沿触发D触发器的同步工作功能。
实验仪器实验内容及步骤1.测试双D触发器74LS74的逻辑功能（1）74LS74引脚图图3 74LS74引脚图图3所示为集成电路芯片74LS74的引脚图。
芯片包含两个带有异步置位复位端的上升沿D触发器。
（1）测试74LS74的逻辑功能图4 测试74LS74的逻辑功能实验电路按照图4连接电路。
D触发器的Q和Q(-)（芯片5和6号引脚）各接一个发光二极管用以观察触发器的输出逻辑电平。
按照上面测试74LS112的逻辑功能同样的方法和步骤，测试74LS74的逻辑功能，将实验数据记录在表2。
数电-时序逻辑电路 计数器
——依照一般同步时序电路的设计步骤
例题
用D触发器设计同步十进制加法计数器 用JK触发器设计同步六进制减法计数器
（1）异步二-十进制计数器 74HC/HCT390
FF0 二进制计数器 CP0输入，Q0输出
FF1——FF3
异步五进制计 数器（P277）
CP1输入，Q3、Q2、Q1输出
CP1 1
1000~1111 8进制
异步计数器
方法二 整体反馈清0法实现72进制加法计数器
1 CP
××××
CR D0 D1 D2 D3
CET
CEP 74161(0) TC CP Q0 Q1 Q2 Q3 PE 1
××××
CR D0 D1 D2 D3
CET
CEP 74161(1) TC
CP Q0 Q1 Q2 Q3 PE 1
TC
CEP
74161
PE
>CP Q0 Q1 Q2 Q3
CR: 异步清零端
CP:
有效
PE: 同步并行置数使能端
D0 - D3 ：预置数据输入端 CET、CEP: 计数使能端
TC:进位输出端，用于级连（TC = CET·Q3·Q2·Q1·Q0）
74161逻辑功能表
输入
输出
清预 零置
使能
时 钟
预置数据输入
连接方式1 Q2 Q1 Q0 000 001 010 011 100 101 110 111 000 001
（5421码）
连接方式2 Q0 Q3 Q2 Q1 0 000 0 001 0 010 0 011 0 100 1 000 1 001 1 010 1 011 1 100
二-五-十进制加法计数器
《数字电路制作与测试》习题册（三）
《数字电路制作与测试》习题册（三）项⽬三计数器的设计与调试主要知识点：⼀、填空题1. 时序逻辑电路的输出不仅与有关，⽽且与有关。
2. 时序逻辑电路中的存储电路通常有两种形式：和。
3. 是构成时序逻辑电路中存储电路的主要元件。
4. 锁存器和触发器是构成时序逻辑电路中的主要元件。
5. 按逻辑功能分，触发器有、、、触发器等⼏种。
6. 触发器按照逻辑功能来分⼤致可分为种。
7. 触发器是构成逻辑电路的重要部分。
8. 触发器有两个互补的输出端Q 、Q ，定义触发器的0状态为，1状态为，可见触发器的状态指的是端的状态。
9. 触发器的两个输出端Q 、Q ，当0,1Q Q ==时，我们称触发器处于。
10. 触发器的状态指的是的状态，当1,0Q Q ==时，触发器处于。
11. 触发器有2个稳态，存储4位⼆进制信息要个触发器。
12. 因为触发器有个稳态，6个触发器最多能存储⼆进制信息。
13. ⼀个有与⾮门构成的基本RS 触发器，其约束条件是。
14. ⼀个基本R S 触发器在正常⼯作时，它的约束条件是R +S =1，则它不允许输⼊S = 且R = 的信号。
15. 与⾮门构成的基本RS 锁存器输⼊状态不允许同时出现R = S = 。
16. 与⾮门构成的基本RS 锁存器的特征⽅程是，约束条件是。
17. 由与⾮门构成的基本RS 锁存器其逻辑功能有种。
18. 由与⾮门构成的基本RS 锁存器正常⼯作时有三种状态，分别是01R S =输出为，10R S = 输出为，11R S =输出为。
（0状态/1状态/保持状态）。
19. 与⾮门构成的基本RS 锁存器当Q=1时，R = ，S = 。
20. 与⾮门构成的基本RS 锁存器当Q=0时，R = ，S = 。
21. 锁存器和触发器的区别在于其输出状态的变化是否取决于。
22. 触发器的输出状态变化除了由输⼊信号决定外还取决于。
23. 和共同决定了触发器输出状态的变化。
24. 钟控RS 触发器的约束条件是。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
数字电路复习提纲
数字电路复习提纲数字电路复习提纲⼀.填空1. (238)10＝(11101110)2 ＝( EE )16。
2.德·摩根定理表⽰为B A +＝ B A ?,B A ? = B A + 。
3.门电路的负载分为灌电流负载和拉电流负载.4.异或门电路的表达式是 B A B A +；同或门的表达式是B A AB +.5.RAM 与ROM ⽐较：优点：读写⽅便，使⽤灵活缺点：掉电丢失信息 .6.三态门的三种可能的输出状态是⾼电平、低电平和⾼阻抗。
7. ⼋输⼊端的编码器按⼆进制数编码时，输出端的个数是3个，四输⼊端的译码器的输出端的个数最多为 16个。
8.在多路传输过程中，能够根据需要将其中任意⼀路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。
9.能够将⼀输⼊数据，根据需要传送到 m 个输出端的任意⼀个输出端的电路，叫做数据分配器。
10.组合逻辑电路的逻辑功能的特点是任何时刻电路的稳定输出，仅仅只决定于该时刻各个输⼊变量的取值。
11.组成逻辑函数的基本单元是最⼩项 .12．基本逻辑门有与门、或门和⾮门三种。
复合门有与⾮们、或⾮们和与或⾮门三种13.卡诺图中⼏何相邻的三种情况是相接、相对和相重 . 14.逻辑函数的公式化简的四种⽅法是并项法、消去法、吸收法和配项消去法 .15.逻辑函数的最简与或式的定义是同⼀逻辑结果的与或表达式中乘积项的个数最少，每个乘积项中相乘的变量个数也最少的与或表达式 .16.除了与、或、⾮三种基本逻辑运算外，还有由这三种基本逻辑运算构成的四种复合逻辑运算，它们是与⾮、或⾮、与或⾮和异或运算。
17.时序逻辑电路的逻辑功能的特点是任何时刻电路的稳定状态输出，不仅和该时刻的输⼊信号有关，⽽且还取决于电路原来状态。
18.⼀个⼗进制加法计数器需要由四个 JK 触发器组成。
19.555定时器由基本RS 触发器、⽐较器、分压器、晶体管开关和输出缓冲器五部分组成。
20.由与⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .21.由或⾮门构成的基本触发器的特性⽅程是n n Q R S Q +=+1；其约束条件是0=RS .22.JK 触发器的特性⽅程是n n n Q K Q J Q +=+1；D 触发器的特性⽅程是D Q n =+1；T 触发器的特性⽅程是n n n Q 1'触发器的特性⽅程是Q Q =。
三位二进制同步加法计数器设计
目录1 数字电子设计部分 (1)1.1课程设计的目的 (1)1.2设计的总体框图 (1)1.3设计过程 (1)1.4设计的逻辑电路图 (7)1.6实验仪器 (10)1.7实验结论 (10)1.8参考文献 (11)2 模拟电子设计部分 (11)2.1 课程设计的目的与作用: (11)2.2 设计任务、及所用multisim软件环境介绍 (11)2.3 差分放大电路 (12)2.3.1长尾式差分放大电路 (12)2.3.2 恒流源式差分放大电路 (16)2.4 反馈 (21)2.4.1电压并联负反馈 (21)2.4.2电压串联正反馈 (23)2.5 电压比较器 (24)2.5.1单限比较器 (24)2.5.2滞回比较器 (26)2.5.3双限比较器 (28)2.6 设计总结和体会 (30)2.7 参考文献 (31)1 数字电子设计部分1.1课程设计的目的1、加深对教材的理解和思考，并通过设计、验证证实理论的正确性。
2、学习自行设计一定难度并有用途的的计数器、加法器、寄存器等。
3、检测自己的数字电子技术的掌握程度。
1.2设计的总体框图①下图为三位二进制同步加法器示意框图：②下图为三位二进制同步加法器示意框图：1.3设计过程1、三位二进制同步加法计数器（无效态为010、011）（设输出为进位数）。
①根据题意可以确定出3位二进制加法器的状态图：000/0−−→001/0−−→100/0−−→101/0−−→110/0−−→ 111/1排列：nnn210Q Q Q3位二进制加法计数器的状态图下图为三位二进制同步加法计数器（无效态为010、011）的时序图：②选择触发器，求时钟方程。
选择触发器：由于JK 触发器功能齐全、使用灵活，故选用3个时钟下降触发的边沿JK 触发器。
求时钟方程：由于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入脉冲，即012CP CPCP CP === ③求输出方程和状态方程：卡诺图如下：ⅰ、下图为3位二进制同步加法器的次态和输出卡诺图：ⅱ、下图为3位二进制同步加法器的输出的卡诺图：ⅲ、下图为3位二进制同步加法器的次态n+12Q 的卡诺图：ⅳ、下图为3位二进制同步加法器的次态n+11Q 的卡诺图：ⅴ、下图为3位二进制同步加法器的次态n+10Q 的卡诺图：根据输出卡诺图和各个触发器的次态卡诺图，可直接写出输出方程和下列状态方程：nY Q=1nQ CP↓n+1n n n n n n n n20210202102()n nQ Q Q Q Q Q Q Q Q Q Q=++=+n+1n n n n120101nQ Q Q Q Q Q=+n+1n00Q Q=④求驱动方程JK触发器的特性方程为：1n n nQ JQ KQ+=+CP↓直接对照现态的系数，写出驱动方程的：n20n n210J QK Q Q==n n120n10J Q QK Q==11JK==⑤检查电路是否能够自启动将无效态010、011代入状态方程中进行计算，结果如下：010/0−−→011/0−−→100（有效态）故而能够自启动。
数字电子技术第5章
（4）逻辑功能分析：当Q1Q0=11时，输出Z=1；当取 其它值时，输出Z=0；在一个循环过程中，Z=1只出现一次， 故为进位输出信号。所以，此电路是带进位输出的同步4 进制加法计数器电路。
EXIT EXIT
第5章 时序逻辑电路
分析举例
【例5.1.2】图所示电路是异步时序逻辑电路的逻辑图， 试分析它的逻辑功能。
3. 求出对应状态值
设电路初始状态为 Q3Q2Q1 Q0 =0000 当某触发器时钟 条件满足时，计算 其状态方程的值； 触发器时钟没有到 来时，则不用计算 其状态方程的值， 保持原有状态。
演 示 文 稿 Presentation
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
EXIT EXIT
第5章 时序逻辑电路
画状态图和时序图
演 示 文 稿 Presentation
随着CP脉冲的递 1010至1111在 增，不论从电路输 计数循环外， 出的哪一个状态开 但可以进入计 始，触发器输出的 数循环，称为 变化都会进入同一 自启动 个循环过程
（4）逻辑功能分析：由状态图和时序图 可知，该电路是十进制计数器，或10分频器。
EXIT EXIT
第5章 时序逻辑电路
5.1.2 时序逻辑电路的分析方法
演 示 文 稿 Presentation
基本步骤：
1. 根据给定的电路，写出它的输出方程和驱动方程，并求 状态方程。 时序电路的输出逻辑表达式。 2. 列状态转换真值表。 各触发器输入信号的逻辑表达式。 将驱动方程代入相应触发器的特性方程中所得到的方程 3. 分析逻辑功能。 简称状态转换表，是反映电路状态转换的规律与条件的表格。 方法：将电路现态的各种取值代入状态方程和输 出方程进行计算，求出相应的次态和输出，从而列出 4. 根据状态转换真值表来说明电路逻辑功能。 画状态转换图和时序图。 状态转换表。 如现态起始值已给定，则从给定值开始计算。如 用圆圈及其内的标注表示电路的所有稳态， 没有给定，则可设定一个现态起始值依次进行计算。 在时钟脉冲 CP作用下，各触发器状态变化的波形图。 用箭头表示状态转换的方向，箭头旁的标注表示 状态转换的条件，从而得到的状态转换示意图。 EXIT EXIT
数字电路逻辑设计 第六章2
（一）反馈清零法
74160是模10计数器，要实现模853计数，须用三片74160级联。 ⑴先设计模1000计数器： M = M1×M2 ×M3=10 × 10 × 10=1000 ☆ 利用各片间进位信号快速传递方法，组成计数模值为1000计数器。 ⑵ 用异步清0法，使计数器计数脉冲输入到第853个脉冲时产整体置0 信号 使计数器返回到初始状态0000。 计数范围：
画出逻辑图如图
D2 D1 D0 CTT D3 CTP CTRDIV16 CO CT161 CR
LD
1
Q 3 Q2 Q 1 Q 0
0
0
&
O
0
(二）同步预置法
例：用四位同步二进制计数器74161设计余3BCD码计数器。
解：余3BCD码计数器的状态转移图如图所示
0011 1100
LD Q3Q2
画出逻辑图
&
1 CTP CR CTT 1
74161(1)
D0D1D2D3
Q0Q1Q2Q3 CO
CTP CTT
CR
74161(2)
D0D1D2D3
Q0Q1Q2Q3 CO
LD
LD
CP
(二）同步预置法
方法三、整体同步反馈置数： （利用进位输出作为置数译码信号） 计数范围196-255，当计数器计到255时，CO=1，使 两片74161置数控制端 /LD=0，下一个CP到来时置数。 预置输入＝256－60＝196 （196）10＝（11000100）2 低位片预置数：0100 高位片预置数：1100
工作波形图： 5 6 7 8
9
10
6.5采用中规模集成器件设计任意进制计数器
1. M<N,N为单片计数器的最大计数值
数字电子技术(高吉祥) 课后答案5
CP
CP0 R01 R02
CP1 S91 S92
Q0 Q1 Q2 Q3
&
&
1 &
Y
图 P5.11 表 P5-1 74290 功能表 输入 CP φ φ φ ↓ ↓ ↓ ↓ R0(1) H H φ φ L L φ R0(2) H H φ L φ φ L S9(1) L φ H φ L φ L S9(2) φ L H L φ L φ Q3 L L H 输出功能 Q2 L L L 计数 计数 计数 计数 Q1 L L L Q0 L L H
解：三十进制的计数器，片间为十进制。
5.15 分析图 P5.14 给出的电路， 说明这是多少进制的计数器， 两片之间是多少进
制。74LS161 的功能表见正文中表 5.5.4。
CP
1
EP ET CP
D0 D1 D2 D3 74LS161 1
C LD RD
EP ET CP
D0 D1 D2 D3 74LS161 2
K1 = A
n n K 2 = Q3 Q1 n K 3 = Q2
（2）状态方程组为：
n +1 n n n n n ⎧ Q3 = Q3 Q 2 Q1 + Q3 Q2 ⎪ n +1 n n n n n ⎨ Q 2 = Q 2 Q1 + Q3 Q 2 Q1 ⎪Q n +1 = Q n Q n + Q n Q n + AQ n 3 1 2 1 1 ⎩ 1
519图p516所示电路是用二十进制优先编码器74ls147和同步十进制计数器74160组成的可控分频器试说明当输入控制信号abcdefghi分别为低电平时由y端输出的脉冲频率各为多少
数字电路选择填空
第一章一、一、选择题1．以下代码中为无权码的为 C 。
A . 8421BCD 码B . 2421BCD 码C . 余三码2．以下代码中为恒权码的为 AB 。
A .8421BCD 码B . 2421BCD 码C . 余三码3．一位十六进制数可以用 C 位二进制数来表示。
A . １B . ２C . ４D . 164．十进制数25用8421BCD 码表示为 B 。
A .10 101B .0010 0101C .100101D .101015．在一个8位的存储单元中，能够存储的最大无符号整数是 CD 。
A .（256）10B .（127）10C .（FF ）16D .（255）106．与十进制数（53.5）10等值的数或代码为 ABCD 。
A .(0101 0011.0101)8421BCDB .(35.8)16C .(110101.1)2D .(65.4)88．与八进制数(47.3)8等值的数为： A BA. (100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)29. 常用的B C D 码有 C D 。
A.奇偶校验码B.格雷码C.8421码D.余三码 10．与模拟电路相比，数字电路主要的优点有 B C D 。
A.容易设计B.通用性强C.保密性好D.抗干扰能力强11. 以下表达式中符合逻辑运算法则的是 D 。
A.C ·C =C 2B.1+1=10C.0<1D.A +1=112. 逻辑变量的取值１和０可以表示： ABCD 。
A.开关的闭合、断开B.电位的高、低C.真与假D.电流的有、无13. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？A. nB. 2nC. n 2D. 2n14. 逻辑函数的表示方法中具有唯一性的是 AD 。
A .真值表 B.表达式 C.逻辑图 D.卡诺图15.F=A B +BD+CDE+A D= AC 。
D B A +D B A )(+))((D B D A ++ D.))((D B D A ++A.BB.AC.B A ⊕D. B A ⊕17．求一个逻辑函数F 的对偶式，可将F 中的 ACD 。
二进制计数器
2019/11/20
(a) 电路图 （b）时序图
12
2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
2019/11/20
13
（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。
仿真
图5-16 3位异步二进制减法计数器
2019/11/20
(a)逻辑图 ( b)时序图
14
表5-6 3位二进制减法计数器状态表
CP顺序 0 1 2 3 4 5 6 7 8
Q2 Q1 Q0 000 111 110 101 100 011 010 001 000
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
16
0000
22
图5-19 4位同步二进制加法计数器的时序图
2019/11/20
23
仿真
图5-20 T40位=同J0步=K二0=进1制加法计数器 T1=J1=K1= Q0
T2=J2=K2= Q1Q0
2019/11/20
器翻转，计数减1。
2019/11/20
25
（2）触发器的翻转条件是：当低位触发器的Q端 全1时再减1，则低位向高位借位。
10－1＝1 100－1＝11 1000－1＝111 10000－1＝1111
大学《数字电子技术》判断题题库及答案
《数字电子技术》判断题题库判断题（正确打√，错误的打×）1. 方波的占空比为0.5。
（√）2 数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。
（√）3．格雷码具有任何相邻码只有一位码元不同的特性。
（√）4．八进制数（18）8比十进制数（18）10小。
（√）5．当传送十进制数5时，在8421奇校验码的校验位上值应为1。
（√）6．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。
（√）7．占空比的公式为：q = t w / T，则周期T越大占空比q越小。
（×）8．十进制数（9）10比十六进制数（9）16小。
（√）9．当8421奇校验码在传送十进制数（8）10时，在校验位上出现了1时，表明在传送过程中出现了错误。
（√）10．逻辑变量的取值，１比０大。
（×）。
11．异或函数与同或函数在逻辑上互为反函数。
（√）。
12．若两个函数具有相同的真值表，则两个逻辑函数必然相等。
（√）。
13．因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
（×）14．若两个函数具有不同的真值表，则两个逻辑函数必然不相等。
（√）15．若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。
（×）16．逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
（√）17．逻辑函数Y=A B+A B+B C+B C已是最简与或表达式。
（×）18．因为逻辑表达式A B+A B +AB=A+B+AB成立，所以A B+A B= A+B成立。
（×）19．对逻辑函数Y=A B+A B+B C+B C利用代入规则，令A=BC代入，得Y= BC B+BC B+B C+B C=B C+B C成立。
（×）20．TTL与非门的多余输入端可以接固定高电平。
（√）21．当TTL与非门的输入端悬空时相当于输入为逻辑1。
（√）22．普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。
74LS161
图2 集成计数器的级联 （2）用反馈清零法获得任意进制计数器 由于集成计数器一般都设置有清零端和置数端，而且无论是 清零还是置数都有同步和异步之分。例如，4 位二进制同步加法计 数器74LS163的清零和置数均采用同步方式，而有的只有异步清 零功能。获得任意进 制计数器的方法很多，本书只介绍用反馈清 零法获得任意进制计数器。 如用74LS16l构成九进制加法计数器，九进制计数器（N＝9） 有9个状态，而74LS161在计数过程中有16个状态（M＝［6）， 正常循环从0000到1111，要构成九进制加法计数器，此时必须设 法 跳过M－N（16 － 9＝7）个状态。74LS161具有异步清零功能， 在其计数过程当中，不管它的输出处于哪 一状态，只要在异步清 零输人端加一低电平电压，使CR＝0，74LS161的输出会立即从 那个状态回到0000状 态。清零信号（CR＝0）消失后，74LS161 又从0000状态开始重新计数。 如图3（a）所示的九进制计数器，就是借助74LS161的异步 清零功能实现的。如图3（b）所示电路是九进 制计数器的主循环 状态图。
பைடு நூலகம்
计数器的种类很多，按其进制不同分为二进制计数器、十 进制计数器、N进制计数器；按触发器翻转是否 同步分为 异步计数器和同步计数器；按计数时是增还是减分为加法 计数器、减法计数器和加/减法（可逆 ）计数器。下面首 先介绍二进制计数器。 1．集成二进制计数器74LS161 74LS161是4位二进制同步加法计数器，除了有二进 制加法计数功能外，还具有异步清零、同步并行置数 、 保持等功能。74LS161的逻辑电路图和引脚排列图如图1 所示，CR是异步清零端，LD是预置数控制端，D0 ，D1， D2，D3是预置数据输人端，P和T是计数使能端，C是进 位输出端，它的设置为多片集成计数器的级 联提供了方 便。 74LS161的功能表如表1所示。由表可知，74LS161 具有以下功能。
数字电路第6章习题参考答案
电路 如图
1010
1001
1000 0111 0110 (b)
19
利用后十一个态，反馈置位信号直接由进位端Oc=QDQCQBQA 引 入，预置数为16-11=5=0101，状态迁移关系如下：
QDQCQBQA 0101
0110 0111
1000
1001 1010 电路 如图
1111
1110
1101
1100
励议程和时钟议程为：F1:(LSB) CP1=CP,J1=Q4,K1=1（书上有错）
F2:
CP2=Q1,J2=K2=1
F3:
CP3=Q2,J3=K3=1
F4:(MSB) CP4=CP,J4=Q1Q2Q3,K4=1
要求：（1）画出该计数器逻辑电路图；
（2）该计数器是模几计数器；
（3）画出工作波形图（设电路初始状态为0000）。
01 01 01 01
00 00 10 10
00 00
3
1001
1010
1111
0000 0001 0010 0011
1000
1011
1100
0100
1101
1110
0111 0110 0101
（3）画出工作波形图（设电路初始状态为0000）。
4
6.3 设计一个计数电路，在CP脉冲作用下，3个触发器QA,QB,QC 及输出C的波形图如图所示（分别选用JK触发器和D触发器）。 QC为高位， QA为低位。
00 1 1 X 0 01 0 0 X X
11 0 0 X X 10 1 1 X X
Q 2n1Q 1nQ 2nQ 1nQ 2n
J 4 Q3nQ2 nQ1n K 4 1 J 3 Q2 nQ1n K 3 Q2 nQ1n J 2 K 2 Q1n
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
数字逻辑与数字电路习题
《数字逻辑与数字电路》习题案例（计算机科学与技术专业）2011年7月计算机与信息学院计算机科学技术系一、选择题1．十进制数33的余3码为 。
A. 00110110B. 110110C. 01100110D. 1001002．二进制小数-0.0110的补码表示为 。
A ．0.1010B ．1.1001C ．1.0110D ．1.10103．两输入与非门输出为0时，输入应满足 。
A ．两个同时为1B ．两个同时为0C ．两个互为相反D ．两个中至少有一个为04．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？A ． 9B ．7C ．16D ．不能确定5. 下列逻辑函数中，与A F =相等的是 。
)(A 11⊕=A F )(B A F =2⊙1 )(C 13⋅=A F )(D 04+=A F6. 设计一个6进制的同步计数器，需要 个触发器。
)(A 3 )(B 4 )(C 5 )(D 67. 下列电路中，属于时序逻辑电路的是 。
)(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器8. 列电路中，实现逻辑功能n n Q Q =+1的是 。
)(A )(B9. 的输出端可直接相连，实现线与逻辑功能。
)(A 与非门 )(B 一般TTL 门)(C 集电极开路OC门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。
A . 8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码11．以下代码中为恒权码的为 。
A .8421BCD 码B . 5421BCD 码C . 余三码D . 格雷码12．一位十六进制数可以用 位二进制数来表示。
A . １B . ２C . ４D . 16CP Q Q CP Q Q CPQ 0 CP13．十进制数25用8421BCD码表示为。
A.10 101B.0010 0101C.100101D.10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
“1”
P QA QB QC QD T Oc CP Cr LD A B C D 1 1
P QA QB QC QD T Oc CP Cr LD A B C D 1
P QA QB QC QD T Oc CP Cr LD A B C D 1
CP
作业：
P316 17，19，
第四版：P246 8, 9, 10
Q0n 1 Q
__ n 0 __ n 1 __ n 0
Q1n 1 Q0n Q Q Q1n
n n Q2 1 Q0n Q1n Q Q Q Q2 __ n 2 _____ n n 0 1
Q0 1 时反转 Q0 Q1 1 时反转
(3)状态转换真值表：
CP Q2 0 1 2 3 4 5 6 7 8 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0
(4)状态转换图：
Q2Q1Q0
000 001 010 011 111 110 101 100
(5)时序图：维阻式
CP Q0 Q1 Q2
二分频器 f/2 四分频器 f/4 八分频器 f/8
(5B)时序图：边沿式
CP Q0 Q1 Q2
二分频器 f/2 四分频器 f/4
八分频器 f/8
P192 9(1)，12，13
6.同步二进制可逆计数器
Q0 1
J K Q F0 K J Q F1 K
Q1
J Q F2
Q2
CP
X 当X=1时，是加法计数器 当X=0时，是减法计数器
三、中规模集成计数器
同步集成计数器TTL74161（16进制）
Cr 0 LD 0 保持 计数 进位
__ __
异步清零 同步置位 LD C r 1, PT 0 LD C r P T 1 LD C r P T Q A QB QC QD 1
__ __ __ __ __ __
P QA QB QC QD T Oc
CP Cr LD A B C D
例：利用反馈复(置)位法将74161构成十进 制计数器
1.复位法 “1” CP C
P QA QB QC QD T Oc
CP Cr LD A B C D QB QA
特点: 1.最低位来一个脉冲反转一次 (T’触发器) 2.其它位均在其所有的低位全为1时，来 一个时钟脉冲后反转。 （T触发器）
5.同步二进制减法计数器
Q0 1
J K Q F0 K J Q F1 K
Q1
J Q F2
Q2
CP
特点: 1.最低位来一个脉冲反转一次 (T’触发器) 2.其它位均在其所有的低位全为0时，来 一个时钟脉冲后反转。 （T触发器）
0000 0001 0010 0011 0100 1010 /1 /0 暂态 10011000 0111 0110 0101
/0 /0 /0 /0
/0
/0
/0
/0
2.置位法
C “1” CP
P QA QB QC QD T Oc
CP Cr LD A B C D 1
同步置位 等下一个（第十 个）脉冲到来后 才置位。 /0 /0
4.同步二进制加法计数器
Q0
1 CP
J K Q F0 K J Q F1 K
Q1
J Q F2
Q2
Q0
1 CP
J K Q F0 K J Q F1
Q1
J K Q F2
Q2
(1)驱动方程：
J 0 K0 1 J 1 K1 Q0 J 2 K 2 Q0 Q1 T触发器
(2)状态方程：
QD QC QB QA
0000 0001 0010 0011 0100 /1 /0 10011000 0111 0110 0101
/0 /0 /0 /0
/0
/0
212 进制计数器 例：用三块74161构成
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11