数字钟的设计报告完整版

电子技术课程设计(数电部分）——简易数字钟

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二〇一三年四月

基于EDA的简易数字钟设计

第一章设计背景与要求 (1)

一．设计背景 (1)

二．设计要求 (1)

第二章系统概述 (1)

2.1设计思想与方案选择 (1)

2.2各功能块的组成 (2)

第三章单元电路设计与分析 (2)

3.1各单元电路的选择 (2)

3.2基本计时电路子模块的设计及工作原理分析 (3)

(1)脉冲发生电路（分频模块） (3)

(2)60进制计数器模块 (5)

(3)24进制计数器模块 (6)

(4)两片60进制计数器和一片24进制计数器联级构成24小时电路 (8)

3.3外围子模块电路的设计及工作原理分析 (9)

(1)4位显示译码模块 (9)

(2)整点报时电路原理及模块设计 (12)

(3)校正开关及脉冲按键消抖动处理模块 (14)

(4)12小时制与24小时制的切换电路 (15)

第四章电路的调试过程 (19)

4.1遇到的主要问题 (19)

4.2现象原因分析及解决措施及效果 (19)

4.3功能的测试方法、步骤，记录的数据 (20)

第五章结束语 (20)

5.1对设计题目的结论性意见及进一步改进的意向说明 (20)

5.2总结设计的收获与体会 (21)

参考文献： (21)

第一章设计背景与要求

一．设计背景

在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。

二．设计要求

设计一个简易数字钟，具有整点报时和校时功能。

（1）以四位LED数码管显示时、分，时为二十四进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。

（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。

（4）用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但不产生对时的进位。

第二章系统概述

2.1设计思想与方案选择

数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为10MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包

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括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。

显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分）,小数点用于显示秒，所以通过74153选择器和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。

整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。

校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的10Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。

清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。

2.2各功能块的组成

分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，校正开关及脉冲按键消抖动处理模块

第三章单元电路设计与分析

3.1各单元电路的选择

（1）分频模块，设计一个7级倍率为10 的分频电路，输入频率为10MHz，输出频率分别为1Hz、10Hz、100 Hz、1kHz、10kHz、100kHz、1MHz，7组占空比为50%的脉冲信号。

（2）60进制计数器模块，采用两片74160级联。

（3）24进制计数器模块，采用两片74160级联。

（4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码

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器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用7490，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设计。

（5）正点报时电路模块，该模块采用与门和数据选择器74153构成

（6）脉冲按键消抖动处理模块，采用D触发器实现消抖动，从而能够比较精确地设定时间。

3.2基本计时电路子模块的设计及工作原理分析

(1)脉冲发生电路（分频模块）

脉冲发生电路将实验箱10MHz的频率分频成1Hz（供系统时钟），10Hz（快速校分、校时）以及1KHz和500KHz（供整点报时电路）。

首先，设计一个十分频电路，选用7490二—五进制计数器，输入CLKA，输出QA为二进制计数器；输入CLKB,输出QD、QC、QB为五进制计数器。SET9A、SET9B为异步置9端，CLRA、CLRB为异步复位端，均为高电平有效。

十分频模块内部如图所示：

图3.2.1十分频电路

五进制的高位QD作为二进制计数器的脉冲输入，QA是整块十进制数的最高位，构成5421BCD，QA输出占空比为50%。

7块十分频联级构成7级倍率为10的分频器，可以得到实验所需频率。

7级分频模块内部结构图如下图所示：

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