ASIC的版图设计实现方法
ASIC_6设计流程和可靠性设计
Candence常用的工具及全定制ASIC设计流程
1、用Candence原理图输入工具 composer进行原理图输入；生成 SCH文件，可以用EDIF格式导出；
2、用Candence数字仿真工具verilog-XL 或模拟仿真工具Anolog Artist(cdsspice spectre) 进行HDL 或原理图仿真；生成波形文件；
所以这种设计用于得到最高速度最低功耗和最省面积的芯片设计它的设计周期很长设计成本很分层设计概念数字电路设计流程topdown处理硬件描述语言产生电路网表安排宏模块中标准单元的位置检查考虑连线后功能和时序是否正确设计流程图设计流程图2参考1解剖2照相3提取4整理5逻辑仿真6版图drcerclvs7postsim8pg名词
（1）输入工具(design input)
对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是 VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有 SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的 厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如 ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL， VERILOGHDL的支持。
3、用Candence版图工具Virtuoso画版图; 生成layout版图文件；
4、画图过程中用Candence在线版图验 证工具DIVA进行DRC设计规则检查， 直到版图完成；
5、用Candence在线版图验证工具DIVA 进行ERC检查，并提取网表，待做 LVS；
6、用Candence在线版图验证工具 DIVA做LVS，直到原理图与版 图对照完成；
工程类语音芯片ASIC设计
可靠性设计与分析
失效分析：对失效芯片进行物理和化学分析，找出失效原因
可靠性设计优化：针对失效分析结果，对芯片设计进行优化改进
可靠性指标：平均无故障时间、故障率等
可靠性测试：高温、低温、湿度、振动等环境试验
工程类语音芯片ASIC的应用案例分析
智能机器人：提供语音识别和合成功能，实现人机交互
智能车载：提供语音导航、电话拨打接听、音乐播放等功能
智能玩具：增强玩具的互动性和娱乐性，提高用户体验
语音芯片ASIC的发展趋势
集成度不断提高：随着工艺进步，更多的功能被集成到单一芯片上，提高了性能和降低了成本。
智能化趋势：语音芯片ASIC正朝着智能化方向发展，支持更复杂的语音处理算法，提高识别准确率和响应速度。
电源管理单元：用于提供稳定的电源，保证芯片的正常工作
硬件描述语言编程
VHDL和Verilog是常用的硬件描述语言
用于描述数字电路和系统的结构和行为
支持逻辑门、触发器等基本元素和组合逻辑、时序逻辑等复杂元素的描述
可通过仿真和综合工具进行验证和实现
硬件仿真与调试
仿真与调试流程：从RTL代码到综合、布局布线、烧录程序等步骤
软件优化：采用高效的编程语言和算法，提高运行速度和降低功耗
测试与验证：通过实际测试和验证，确保性能优化效果的有效性和可靠性
功耗优化技术与实践
功耗优化技术：采用低功耗设计、动态电压调整、时钟门控等技术降低芯片功耗
实践案例：分享实际项目中功耗优化的经验与成果
性能评估：对优化前后的芯片性能进行对比评估，确认优化效果
语音提醒：提醒周边行人或车辆保障安全，提升行车安全性
语音控制：通过语音指令实现车载设备的控制，提高驾驶安全性
asic
●专用集成电路的类型及特点分为三类:1全定制（Full Custom）全定制ASIC芯片的各层掩模都是按特定电路功能专门制造的. 2半定制（Semi-Custom）半定制ASIC芯片的单元电路是用预制的门阵（Gate Array）做成的，只有芯片的金属连线是按电路功能专门设计制造的。
一般称为MPGA，即：掩模可编程门阵。
3可编程(Programable )单元电路、金属连线和I/O引脚都是可编程的ASIC。
●可编程ASIC主要包括两大类：l CPLD（Complex programmable logic device）：复杂可编程逻辑器件。
l FPGA（Field programmable Gate Array）：现场可编程门阵列。
●集成电路设计和制造过程设计过程1制定规范(SPEC)2系统设计(System Design)3电路设计(Circuit Design)4版图设计(Layout Design)制造过程1制版2掩膜版制造(MASK)3流片(Fab) 4光刻、生长、扩散、掺杂、金属化,蒸铝等产生Pn结、NPN结构、MOS 电阻、电容等5 测试(Testing) 以Spec和Test Vector 为标准检测制造出的芯片是否满足设计要求6封装(Packaging) 7磨片划片(Sawing) 8键合(Wire Bonding) 9包封(Packaging)形式：DIP, QFP,PLCC,PGA,BGA,FCPGA 等●专用集成电路预测与发展SOC (System on a chip)1 工艺(Process)由0.35um,0.25um,0.18um进入0.13um,0.10um即高速,低压,低功耗2 EDA设计工具与设计方法必须变革以适应深亚微米工艺的发展(如Single Pass , Physical Synthesis 等)3 可编程器件向更高密度,更大规模和更广泛的领域发展(如Mixed Signal )4 Analog 电路-- 高速,高精度,低功耗,低电压●ASIC产品的发展动向内嵌式系统(Embeded System) (自动控制, 仪器仪表)计算机,通讯结合的系统芯片(Cable Modem, 1G )多媒体芯片(Mpeg Decoder Encoder, STB , IA )人工智能芯片光集成电路●设计过程分电路设计---前端设计版图设计---后端设计●设计流程(方法)分1.bottom-Up自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统对于集成度在一万门以内的ASIC设计是行之有效的,无法完成十万门以上的设计设计效率低、周期长，一次设计成功率低2 Top-Downop-Down流程在EDA工具支持下逐步成为IC主要的设计方法从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能●Top-Down设计与Bottom-Up设计相比，具有以下优点:设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。
fpga和asic设计流程
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05第四讲ASIC的版图设计方法
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一、全定制设计方法
Full-Custom Design Approach
以人工设计为主 计算机作为绘图与规则检查工具起辅助作用
– 元器件, 最佳尺寸（性能、驱动力、面积） – 拓扑结构, 要有最合理的布局（面积） – 连线, 要寻找到最短路径（延时）
全定制设计IC的特点
– 设计成本高（人工慢、上市时间长） – 制造成本低（面积小） – 性能好（连线短）
• 所有的库单元在入库时都必须进行严格的设计规 则检查和电连接性检查, 确保其万无一失的正确性 和可靠性。
2021/8/22
浙大微电子
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库单元设计中需要注意的地方
1. 单元最上端布以贯穿整个单元的铝线, 作为电源线VDD, 单元最下端布以贯穿整个单元的铝线, 作为地线VSS, 这样在单元拼接时, 电源线和地线就以可以直接分别相连
2021/8/22
浙大微电子
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库单元三种描述方式的意义
• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、
输入/输出的位置 • 为使单元之间的连线都处于布线通道之内,
单元本身的I/O口必须处于单元的上下两排 • 单元的掩膜版图才是最终的有效制版信息 • 注意每种单元的三种描述之间名称要一一
– 在设计者力所能及的情况下( 时间与正确性的把握)
2021/8/22
浙大微电子
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64路PDP显示扫描驱动芯片
洪慧博士生（2002.9-2007.9）
2021/8/22
浙大微电子
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18 bit 音频 ADC 版图
马绍宇博士生（2003.9-2008.10）
2021/8/22
ASIC设计流程和方法
Ｐａｄｓ、边界扫描逻辑、核心功能逻辑，以及ＰＬＬ时
钟模块，然后再对核心功能逻辑依据功能进一步细 化。核心功能部分将是ＲＴＬ编码设计的重点部分， 下面就这一部分展开说明。
４．形式验证（逻辑综合的Ｎｅｔｌｉｓｔ与带有ＣＴ信 息的Ｎｅｔｌｉｓｔ之间）、ＳＴＡ；
５．Ｄｅｔａｉｌｅｄ Ｒｏｕｔｉｎｇ，ＤＲＣ； ６．Ｐｏｓｔｌａｙｏｕｔ
Ｃｌｏｃｋ主要的优点在于能够降低功耗面
积，也可以简化逻辑从而提高频率。在编码时需要 考虑无Ｇｌｉｔｃｈ的门控信号设计。同时，在ＤＦＴ设计 时，由于触发器的时钟是前一级逻辑的输出（其他 派生时钟也有同样的问题），为了测试这类触发器， 需要为时钟增加一级Ｍｕｘ，在正常工作模式下，采用 派生时钟，在扫描测试时采用正常的时钟。门控时钟
ｅｎｄｍｏｄｕｌｅ
这个代码在ＲＴＬ级仿真时是不会有任何问题 的，其中潜在的问题留待后面讨论。
２．２同步设计和跨ａ，－ｔ＊Ｏ域数据传输
尽管异步系统有很多优势，如低功耗，也没有同 步系统中让工程师头疼的时钟分布以及ｓｋｅｗ问题， 但是其复杂的各种握手协议，以及异步电路在测试 上的困难，使得同步系统还是数字电路设计的首选。 同步设计的一个特点就是所有的时序单元都是对统 一的时钟边沿敏感。要使整个芯片只采用一个时钟 并不现实，因此，异步时钟域之间的数据传输以及其 中的一些问题将是本节讨论的重点。 通常，为了能够更好的综合和ＳＴＡ，需要对设计 进行划分，一般的原则是将异步时钟域之间有数据 交换的部分独立出来单独处理，其他的模块都在单 一的同步时钟域中工作。对于这些模块如何在综合 过程中特殊处理在下面的章节中讨论，本节主要讨 论在代码设计中需要考虑的问题。 异步时钟之问的亚稳态（Ｍｅｔａｓｔａｂｉｌｉｔｙ）问题，亚 稳态主要是由于被采样数据的变化十分靠近采样时 钟的边沿引起的，这样接收（采样）触发器的输出就 是亚稳态，并在传输过程中发散而引发逻辑错误，也 就是通常所说的同步失败。在同步时钟域中的这种
一个ASIC设计流程实例
EDA设计的概述
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15. 用 Prime Time 进行全局布线后静态时序分析； 16. 用 Silicon Ensemble 进行细节布线； 17. 用 Prime Timing 进行版图后静态时序分析； 18. 用 VCS 或其他门级电路的仿真器进行版图后时序功能验证； 19. 流片 大体的流程图如图 1.1 所示： 由于篇幅的限制，本文将只详细讲述几个重要的工具，其他工具只讲述其流程。
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EDA设计的概述
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第1章
E D A 设计的概述
随着电路设计进入 VLSI ，甚至 ULSI 时代，电路规模迅速上升到几十万门甚至几 百万门。根据摩尔定律，每十八个月增加一倍。而设计人员的设计能力只是一个线性增长 的曲线，远远跟不上电路规模指数上升的速度。为了弥补这个差距，工业界对 EDA 软件和 设计方法不断提出新的要求。 在 80 年代， 由美国国防部支持的 Very High Speed Integrated Circiut 发展计划促成了 VHDL 的诞生， 并使之成为了国际标准。 而 Cadence 公司的 Verilog HDL 在工业界获得了广泛的接受， 并最终成为了国际标准。 利用 HDL 进行设计大大方便了设 计输入，提高了设计抽象程度，更有利于设计人员发挥聪明才智，因而可以大大提高设计 效率，缩短了设计周期。 随着电路规模的增大和系统复杂度的增加， 直接用电路实现已是不可能， RTL 级的 HDL 编码也变得越来越难以忍受。行为级综合技术的发展为设计者带来了曙光。它使设计者开 始逐步摆脱繁重的 RTL 级编码，大大提高了设计者的设计灵活性和设计效率，减少了工艺 及物理对设计的约束。 为了提高设计的速度和设计成功率，利用已验证正确的设计作为新设计的一部分是现 在大规模设计的常用方法。随着时代的发展，人们对产品的要求越来越高。他们要求的不 仅仅是新产品的出现，更多的是要求改善旧产品的性能，增加更多的功能。为此对旧的设 计的修改是必须的。为了充分利用以前的成果，减少修改的工作量，加快设计修改速度， 同时尽量不影响不变部分，提高修改的成功率，技术更改指令 ECO 被提了出来并得到了发 展。 随着半导体工艺的不断进步，器件的特征尺寸越来越小，线宽越来越窄，器件的速度 变得越来越快。但同时随着设计的越来越复杂，电路规模的越来越大，金属线的长度和层 数不断增加，线宽也随之变小。这都导致了金属连线的延时变大。于是器件的延时不再是 一个系统的主要延时，连线的延时变得越来越重要，甚至超过了器件的延时。因此以前设 计系统时只考虑器件延时的观念已经行不通，设计时考虑连线的延时是必须的。设计者在 设计时必须同时考虑到综合和版图，且使综合和版图尽量结合在一起。把综合后的时序信 息前注释到布局布线，同时布局布线后提取寄生参数和时序延时信息后注释回综合，从而 使逻辑设计和物理设计紧密的结合起来。考虑到连线延时，必须进行版图后仿真。版图后 仿真必须后注释大量的版图时序延时信息。 电路规模的增大导致了时钟同步的问题。时钟到达不同子模块的延时不同，这成了一 个系统失败的致命弱点。为了解决时钟延时的问题，在布局布线中 CLOCK TREE 的技术得到 了极大的发展。它较好的解决了这时钟延时的问题。 随着系统规模的不断增大，功耗的问题变得越来越重要，散热成了人们的一大难题。 为此，设计者在进行设计系统的时候必须考虑功耗的问题。在逻辑综合后必须进行功耗分 析。
讲ASIC的可编程器件实现方法
– 组合逻辑输出 – 时序逻辑输出 – 三态输出 – 双向输入/输出
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可编程器件与现场可编程器件
• 可编程器件家族
– 可编程只读存储器ROM系列 – 可编程逻辑器件PLD系列 – 规模和功能都上了一个档次的CPLD系列 – 现场可编程门阵列FPGA系列
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FPGA与CPLD的区别
程序存储 资源类型 集成度 使用场合 速度 其他资源 保密性
CPLD 不需要 组合电路资源丰富
低 完成控制逻辑
慢 － 可加密
FPGA SRAM，外挂EEPROM
触发器资源丰富 高
完成比较复杂的算法 快
锁相环 一般不能加密
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可编程器件与现场可编程器件
• 可编程器件家族
–输入 –输出 –双向 –三态
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其它辅助元器件和连线
• PIPs -- Programmble Interconnect Points 可编程的内连点
• BIBs -- Bidirectional Interconnect Buffers 双向内连缓冲器
• VLL -- Vertical Long Line 垂直长线, 在垂直方向起快速通道作用
2. 反熔丝（Anti-Fuse）技术
也称熔通技术，这类器件是用逆熔丝作为开关 元件。这些开关元件在未编程时处于开路状态， 编程时，在需要连接处的开关元件两端加上编 程电压将其融通（前页右）。
7
EPROM （可擦除式现场编程）
采用可逆工作机理的“浮栅”雪崩注入MOS电
路
写入1：
衬底接地，D端加高压，雪崩击 穿，隧道效应，浮栅积累正电荷， 形成反型层沟道
第2章 ASIC设计基础
1、全定制设计简述
全定制ASIC是利用集成电路的最基本设计 方法（不使用现有库单元），对集成电路中所 有的元器件进行精工细作的设计方法。全定制 设计可以实现最小面积，最佳布线布局、最优 功耗速度积，得到最好的电特性。该方法尤其 适宜于模拟电路，数模混合电路以及对速度、 功耗、管芯面积、其它器件特性（如线性度、 对称性、电流容量、耐压等）有特殊要求的场 合；或者在没有现成元件库的场合。
• 什么是集成电路？ 把组成电路的元件、器件以及相互间的 连线放在单个芯片上，整个电路就在这个芯片 上，把这个芯片放到管壳中进行封装，电路与 外部的连接靠引脚完成。 • 什么是集成电路设计？ 根据电路功能和性能的要求，在正确选择 系统配臵、电路形式、器件结构、工艺方案和 设计规则的情况下，尽量减小芯片面积，降低 设计成本，缩短设计周期，以保证全局优化， 设计出满足要求的集成电路。
MGA门阵列可以分为： • 通道式门阵列－基本单元行与行之间留有固定 的布线通道，只有互连是定制的。 • 无通道门阵列（门海）－无预留的布线区，在 门阵列掩膜层上面布线。 • 结构式门阵列－结合CBIC和MGA的特点，除了 基本单元阵列外，还有内嵌的定制功能模块。芯片 效率高，价格较低，设计周期短。 由于MGA的门阵基本单元是固定的，不便于实 现存储器之类的电路。在内嵌式门阵列中，留出一 些IC区域专门用于实现特殊功能。利用该内嵌区域 可以设计存储器模块或其它功能电路模块。
表1-1 集成电路不同发展阶段的特征参数主要特征 主要特征 元件数/片 特征线宽 μm 氧化层厚 nm 结深 μm 硅片直径 inch SSI
<102
MSI
102-103
LSI
103-105
VLSI
105-107
第8章 ASIC布局布线
布图规划紧接着系统划分，是在ASIC上安排电 路模块的第一步。很多因素需要在布图规划时考虑： 最小化模块间的连接长度和信号延迟；安排固定模块 及重新调整可变模块使其占有最小管芯面积；组织模 块间的互连区域；规划电源，时钟和I/O配线。有些 因素可以由CAD工具自动处理，有些仍然需要人为干 预。布局接着布图规划，而且比较自动化。它包括在 可变模块内组织好逻辑单元阵列。优化的判据可以是 最小化互连面积、最小化互连总长度或性能。一共有 两种主要的布局算法；基于最小割或本征值方法。因 为亚微米CMOS工艺的互连延迟比门的延迟更大，所 以互连的规划就显得越来越重要。我们不是在完全结 束综合后再布图规划和布局，而是将综合与布图规划 /布局工具结合起来以达到精确的时序估计。
自动布局布图规划？ 布图规划是将电路放置在一枚专用集成电路芯片 上的第一部。其输入文件是一个层次式的网表文件， 来自与前端设计或系统分片的输出。层次式网表的内 容包括： • 功能块之间的互连； • 功能块中逻辑单元的端点。 布图规划设计是将功能块安排在ASIC芯片上， 是ASIC的逻辑表征对应于物理表征。
另一种方法：是全局布线器考虑到已经布好在各个通 道中的互连数目。这样的全局布线是顺序相关的——也就 是说布线是顺序执行的，网络处理的顺序会影响结果。选 代改进或模拟退火算法都可以用在顺序相关和顺序无关算 法的解中。和系统划分以及布局实施过程相同：对已有的 结果逐次改变，随机地一次对一条互连路径进行移动。 和一次处理一个网络的顺序全局布线方法不同，层次 式布线每次处理一层上的所有网络。因为不用同时处理芯 片所有的网络，通过把芯片分层进行划分可以使全局布线 问题更易控制。由于每次只考虑一层，因此使问题变得简 单了。有两种方法可以遍历所有的层次。从整个芯片或最 上层开始向下一层进行，直至逻辑单元．这是自上而下的 方法。自下而上的方法是从最底层开始先对最小的面积进 行布线。
可编程ASIC设计设计流程
? 漫长的诉讼后，2001年7月25日正式判决。
? 六人中有四人需服一到两年的刑期，并 判决阿凡提对凯登斯的损害性赔偿金额 为一亿九千五百万美元，创下硅谷知识 产权官司中，公司对公司最高赔偿金额 的刑事案件。
算法验证
RTL设计
RTL验证
逻辑综合
向foundry提交网表 Foundry进行版图设计 Foundry返回最终网表
典型IC设计流程
系统设计
系统验证
算法设计
算法验证
RTL设计
RTL验证
逻辑综合
向foundry提交网表 Foundry进行版图设计
后仿真
Foundry返回最终网表
典型IC设计流程
系统设计
技术 ? 面积布线技术。 ? 1993年，Arcsys亏损220 万美金.
背叛
? Cadence内部分裂。徐建国 VS James Solomon。
? 1994年3月，徐建国: “我将去海滩”。 ? B-team崩溃。Cadence防止雪崩：推迟上
任；1994年内禁止招聘Cadence员工。
间谍战
可编程ASIC设计
设计流程 学时分配：2
实例：智能烧烤机计层次
现代IC设计层次
抽象层次 时序单位 基本单元
前 系统级 端
数据处理 进程及通信
电路的功能描述
自然语言描述或者相互通信的进 程
后 端
设计层次(1)
系统级
信号转换 数据采集 预处理
意外处理
中心主控
自然语言综合(设计) 算法描述
算法综合(设计) 数据流图描述
数字集成系统设计与综合(2)
设计层次
行为域
结构域
系统级 算法级 寄存器级 门级
第三章ASIC库设计
➢3.7 标准单元设计
库中的每个标准单元都是具有同样高度但不同宽度的矩 形。逻辑单元的边框是包含单元所有几何图形的最小矩形， 通常由阱层决定。单元连接端或端点(逻辑连接端)必须放置 在单元对接框上。物理连接端(连接互联线的金属)必须与对 接框略微重叠，以确保两个连线端之间的连接不会留有小空 隙。所建立的标准单元可水平放置在一起，单元的AB相互接 触(邻接两个单元时)。
最后，采用由最小尺寸反相器的提拉电阻Rinv和输入电 容Cinv形成的时间常数对延迟进行归一化：
时间常数t是任何CMOS工艺的基本属性，我们将根据t 来度量延迟。
逻辑作用力的应用包括重新整理并理解式上式各项的意义。 延迟方程式为3项之和：
我们给出各项的专有名词如下： 延迟=作用力延迟+寄生延迟+非理想模型
当库开发者建立门阵列、标准单元或数据通路库时，对 于使用何种晶体管存在一个折中，使用宽的、驱动能力强的 晶体管时会构成告诉性能的大单元，而使用较小的晶体管则 形成耗电少的小单元。例如在高性能工作站中，ASIC可用性 能优化的库，它有大的单元。对于电池供电的便携式计算机， ASIC可用面积优化的库。
➢3.8 数据通路单元设计
电作用力h由连接逻辑单元输出的负载电容Cout和逻辑单元输 入电容Cin决定，于是：
h=Cout/Cin 寄生延迟p由延迟由单级逻辑单元输出节点的寄生电容产生，其中大 多数是由源和漏电容引起的。最小尺寸反相器的寄生延迟为：
第八章 ASIC的版图设计实现方法
第八章 ASIC的版图设计实现方法对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。
版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。
下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。
§ 8-1 全定制设计方法(Full-Custom Design Approach)全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。
这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。
对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改: 对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径, ... 。
这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。
在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。
目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。
其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。
模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。
简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。
图8-1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路)需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。
事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。
ASIC 设计流程
第一章ASIC 设计流程介绍1.1 引言（Introduction）在过去的几十年里，微电子技术已经逐渐成熟起来。
以前很长一段时间里需要通过印刷电路版（PCB）实现的系统现在已经可以集成在一个芯片上。
随着集成电路设计制造技术的快速发展，系统芯片（SOC）正在成为现实。
在SOC和其它半导体电路中有一个重要的部分—专用集成电路（ASIC），它是一种用来完成某种特定功能的专用电路模块或者整块芯片。
例如，我们在PC或者大量的多媒体设备中使用的视频译码器就可以做成一块ASIC 芯片。
这些芯片除了要具备一定的性能外，在尺寸、耗电量、发热量和成本方面也比一般的IC部件要求更高。
由于成本和性能上的优势，从消费电子到空间技术领域，ASIC和具备ASIC模块的半导体芯片都得到了非常广泛的应用。
从传统意义上来说，设计ASIC是一项漫长而又乏味的工作，因为在设计过程中存在各种不同的步骤。
同时它也是一项耗费巨大的工作，因为每一个ASIC芯片都包含了上万的IC部件，制造它们需要很高的成本。
近年来，ASIC的使用越来越多，上述情况也得到了改善，这要归功于鲁棒性设计方法和自动电路综合工具在芯片设计过程中的普遍应用。
这些自动综合工具能够帮助设计者完成从高层次的设计描述直到最后的芯片布图和掩模阶段的工作。
伴随着半导体芯片市场的不断扩大，这些发展最终导致了ASIC芯片和集成了ASIC模块的芯片的需求迅速上升。
ASIC的设计制造工序繁多，包括产品的概念定性、设计和综合、验证以及测试等等。
一旦产品的性能要求确定下来以后，我们就需要完成从高层次设计，电路综合一直到最低层次细节设计的工作。
为了确保没有错误发生，以及产品的性能要求能够得到满足，我们也需要在设计过程的每一阶段进行功能验证和校正。
这里的测试指的是制造测试，包括检查芯片是否在制造时存在缺陷。
这是一个比较复杂的问题，因为对于一块制造出来的芯片来说，很难控制和观察它的内部连线，而且修复它实际上也是不可能的。
ASIC设计
Synthesis
100,000 gates 1980’s
Gate Level Design
Place & Route
1,000 gates 1970’s
Layout Design
版图设计
根据工艺要求，用不同的颜色或线条来 表示不同的工艺层次，象扩散层 （diffusion）、多晶硅（polysilicon）、 阱层（well）、接触孔（contact） 、金 属连线（metal）等，根据每层的形状和 它们之间的关系就可以确定出所要描述 的器件
ASIC设计 方法学
传统的设计方法
画电路图 真值表 卡诺图
传统的设计方法（续）
不适于大规模电路的设计 保密性差，容易被仿制 设计周期长 设计难度大
高层次设计方法
HLD(High Level Design)是从八十年代末 以来，最新专用集成电路设计的、最先 进的设计方法，它为用户设计更大规模、 更高水平、性能优良的数字系统提供了 可靠的保证
VHDL描述数字电路的层次
采用VHDL语言描述电路时，我们将电路的描 述分为行为（Behavioral）和寄存器传输级 （Register Transfer Level）和门级描述（Gate Level）三个层次。这样的划分是根据寄存器 和组合逻辑的确定性而言的
行为级：寄存器和组合逻辑都不明确 RTL级：寄存器明确，组合逻辑不明确。 门级：寄存器和组合逻辑都明确
器件技术发展带来的问题
到了九十年代， IC 工艺水平取得了飞速 提高，单位面积上集成的元件数也已大 大提高，集成度可达几十万甚至上百万 门电路，工艺已经不是制约集成电路发 展的瓶颈。如果仍然采用原来的设计方 法设计较大规模的系统，那么设计周期、 系统的正确性验证、系统的测试均不可 能得到保证。
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第八章 ASIC的版图设计实现方法对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。
版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计实现, 由本章介绍。
下章介绍ASIC的器件编程实现方法, 包括ROM系列、PAL、GAL系列和FPGA系列的器件编程，适用于中小批量或样片的ASIC设计实现。
§ 8-1 全定制设计方法(Full-Custom Design Approach)全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。
这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。
对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改: 对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径, ... 。
这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。
在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。
目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。
其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。
模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。
简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。
图8-1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路)需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。
事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分108的设计, 最后拼接完成。
即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。
比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。
当然,每个D触发器还要考虑彼此之间版图的偶合度问题。
全定制设计的方法, 要求CAD系统提供完整的检查和验证功能。
因为设计人员不可避免地会造成版图上的某些错误,需要通过自动的CAD工具加以发现并纠正。
这些工具包括设计规则检查(DRC)、电连接性检查( ERC )、版图与电路图一致性检查( LVS ) 等等。
图8-1一个由全定制方法设计的模拟集成电路的版图(7640电路)§ 8-2 半定制设计方法(Semi-Custom Design Approach)数字电路主要是由晶体管和连接线两大部分组成。
晶体管除了数量多少有差别外,每一只管子的基本构造都是相同的。
不同的电路实际上应该说是由晶体管的不同连接方式产生的。
设想这样的情况: 假如先将一定数量的晶体管制作好, 按一定的规则排成阵列, 形成可称之为“母片”或“基片”的半成品,然后用不同的连线方式来形成不同的具体电路。
由于半成品母片是事先作好并批量生产的,因此,这样的方法一定能大大加快专用电路的设计速度,降低设计成本。
半定制的设计方法与名称正是由此而来。
半定制主要有门阵列(Gate Array)和门海(Sea of Gate)两种形式。
§ 8-2-1门阵列109110 数字电路的基本逻辑单元与其说是晶体管不如说是逻辑门。
因此, 若先将单个的晶体管排成一定的逻辑门形式, 再将这些逻辑门排成一定的阵列, 阵列中留有规则的布线通道负责门与门之间的连接, 如图8-2所示,这就构成了所谓的“门阵列母片”形式。
当然, 母片四周还要有I/O压焊块负责将来芯片内部与外部的通信。
图8-2 门阵列母片结构作为门阵列母片基本单元的那些大小、形状完全相同的门单元(CELL), 其实还远远不是真正的逻辑门, 它们只是一组组靠得比较近的晶体管而已。
因为基本单元内部构成真正逻辑门的连接关系(可称之为“内连线”)还并不存在, 它们在工艺上将与那些在布线通道内负责门与门之间连接的“外连线”一道制作完成。
为了方便设计者, 实际的门阵列CAD系统不但提供各种规格的门阵列母片,还将各种具有相应配套工艺参数的逻辑门的内连线也保存起来, 形成“宏单元库”。
比如对应于2 m 工艺的某种门阵列母片的宏单元库, 内部有“与门”、“或门”、“非门”、“与非门”、“或非门”、“异或门”、“传输门”、“三态门”等等逻辑门的连接关系版图。
作为用111户或设计者, 只须设计并输入电路图, 选择相应的工艺并确定合适的母片, CAD 系统就会根据布局需要到宏单元库中调用相应的逻辑门(内连线版图)布置到相应的CELL 上,形成一个个完整的逻辑门, 最后按某种布线算法完成整个电路门与门之间外连线的连接工作。
经过验证, 版图设计工作即告完成。
各种逻辑门逻辑功能不同, 需要的晶体管数也是不一样的, 如“非门”需要两个管子, 而两输入“与门”需要六个管子, 两输入“与非门”需要四个管子,…这就有了不同的门阵列母片单元形式和不同大小的宏单元。
常用的CMOS 门阵列母片单元形式分为四管单元和六管单元两种。
四管单元的母片是针对两输入“与非门”、“或非门”而优化设计的。
对于三输入“与非门”和两输入“与门”、“或门”, 由于需要六只管子故只能采用两个单元来加以实现。
这样, 两个单元的八只管子中就有两只管子的面积是被浪费掉的。
采用六管单元的母片可以支持上述三输入端的“与非门”, 但对于倒相器、两输入端的“与非门”等同样会产生无用晶体管。
图8-3 CMOS 门阵列四管单元母片的单元版图图8-3是一个CMOS 门阵列四管单元母片的单元版图。
图中两对CMOS 管,一对栅极相连, 一对栅极断开。
利用这一特点可方便地实现“三态门”等的内部连接, 见图8-4。
该“三态门”对应的电路可参见图3 - 5。
图8-4 “三态门”的宏单元版图F F V DDGNDP 阱EEA读者不妨在图8-3所示的四管单元母片的单元版图上, 自行练习各种“与非门”、“或非门”、“传输门”、“非门”之类基本逻辑门的宏单元版图绘制。
用CMOS双金属层布线门阵列的方法实现专用集成电路, 一般需要12块掩膜板, 其中8块用来完成通用的半成品“母片”, 另4块用来实现用户的专用连线。
这些掩膜板是:1、P阱 (或N阱)2、有源区 (制作MOS晶体管的区域)3、N-场注入 ( 调整P型MOS管场区的杂质浓度,减小寄生效应 )4、P-场注入 ( 调整N型MOS管场区的杂质浓度,减小寄生效应 )5、多晶硅栅 ( MOS管的栅极或称门极 )6、N+注入 ( 形成N型MOS管的源漏区 )7、P+注入 ( 形成P型MOS管的源漏区 )8、压焊块 ( 输入、输出引线压焊盘 )以上8块掩膜板用作通用的母片部分9、引线孔 ( 金属铝与硅片的接触孔 )10、一铝 ( 第一层金属连线 )11、通孔 ( 两层金属铝线之间的接触孔 )12、二铝 ( 第二层金属连线 )以上四块掩膜板用作专用的连线部分(包括逻辑门内部的内连线和门与门之间的外连线)。
图8-5是CMOS门阵列母片的横截面图。
图8-5 CMOS门阵列母片的横截面图§ 8-2-2门海门海比门阵更具优越性一些。
门阵每一布线通道的布线容量是一定的, 比如16根或18根。
当所要实现的电路连线多寡不均时, 给自动布线带来了难度: 或者通道很空, 造成浪费;或者通道很挤, 甚至布不下、布不通。
为解决这一问题, 门海概念应运而生。
门海也是母片结构,但它的母片中没有布线通道, 全部都由基本单元组成。
这些基本单112元统一以横行或者竖排为单位, 要么接受宏单元库中的内连线构成基本逻辑门, 要么接受外连线起布线通道的作用。
也就是说, 布线可以在基本单元的上面进行。
这样,如果某处一条单元的宽度用来布线还有困难的话, 与其相邻的那条单元也可继续用来充当布线通道, 不会出现因通道饱和而溢出的问题。
相反,在连线稀疏的地方, 几条单元连着作逻辑门而不作通道, 大大增加了布局布线的灵活性。
但这也给布图软件的设计带来了更大的难度。
总之,“母片机制”是半定制门阵列与门海概念与技术的核心, 其优点和缺点都是与生俱来并十分明显的。
其优点是使专用集成电路的实现周期缩短(只需最后四步工艺), 生产成本降低(母片由于有通用性可大批量生产); 其缺点也表现在以下两个方面:1、芯片面积大, 有效利用率低(一般只有70%)。
这由三个方面的原因引起:⑴事先做好的母片虽有各种规格, 但不可能刚好满足电路的实际门数需要,一般都要选得略大一些。
⑵由于是规则通道的规则布线, 即使是门海, 布线区的宽度也只能成倍增减。
这样, 一部分走线较少的通道区域的面积就会浪费。
见图8-6。
⑶宏单元中冗余晶体管的存在。
图8-6 母片结构中的规则布线2、I/O管腿的数量选择不够灵活。
对于一定规格的母片, 其芯片四周I/O压焊块的个数往往是一定的, 对于内部单元多而输入/输出管腿少或内部单元少而输入/输出管腿多的专用电路, 就较难选择到合适的母113片。
因此, 半定制的ASIC设计方法, 适应于那些对设计周期要求紧, 成本低, 批量又不大的电路设计, 以时间快而抢占市场。
§ 8-3 定制设计方法(Custom Design Approach)从版图的角度来讲,全定制的设计方法芯片面积利用率高, 几乎没有无用区,也就是说没有冗余度, 但布图规则性差, 只能用手工设计, 无法实现机器的自动布局布线。
而半定制的母片法则刚好相反, 器件规则排列, 特定的通道使自动布线软件易于实现, 但芯片上无用的管芯或区域太多, 芯片面积过大。
定制的设计方法应该说在一定程度上吸收或结合了这两者的优点而克服了这两者的缺点,因此很受广大版图设计者的欢迎。
与半定制的“母片法”相对, 定制设计方法也常称为“单元法”,包括标准单元法和通用单元法。
§ 8-3-1标准单元法( Standerd Cell Method )标准单元法有一个商业名称,即多元胞法( Polycell )。
它先将电路设计中可能会遇到的所有基本逻辑单元的版图, 按照最佳设计的原则, 遵照一定的外形尺寸要求, 精心绘制好并存入单元库中。
实际设计ASIC电路时, 只需从单元库中调出所要的元件版图, 再按照一定的拼接规则拼接, 留出规则而宽度可调的布线通道, 即可顺利地完成整个版图的设计工作了。