Verilog HDL 之 序列信号发生器
EDA技术与Verilog_HDL(潘松)第6章习题答案
6-1 在Verilog设计中，给时序电路清零（复位）有两种不同方法，它们是什么，如何实现？答：同步清零、异步清零，在过程语句敏感信号表中的逻辑表述posedge CLK用于指明正向跳变，或negedge用于指明负向跳变实现6-2 哪一种复位方法必须将复位信号放在敏感信号表中？给出这两种电路的Verilog 描述。
答：异步复位必须将复位信号放在敏感信号表中。
同步清零：always @(posedge CLK) //CLK上升沿启动Q<=D; //当CLK有升沿时D被锁入Q异步清零：always @(posedge CLK or negedge RST) begin //块开始if(!RST)Q<=0; //如果RST=0条件成立，Q被清0else if(EN) Q<=D;//在CLK上升沿处，EN=1，则执行赋值语句end//块结束6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。
module Statistics8(sum,A); output[3:0]sum;input[7:0] A;reg[3:0] sum;integer i;always @(A)beginsum=0;for(i=0;i<=8;i=i+1) //for 语句if(A[i]) sum=sum+1;else sum=sum;endendmodule module Statistics8(sum,A); parameter S=4;output[3:0]sum;input[7:0] A;reg[3:0] sum;reg[2*S:1]TA;integer i;always @(A)beginTA=A; sum=0;repeat(2*S)beginif(TA[1])sum=sum+1;TA=TA>>1;endendendmodulerepeat循环语句for循环语句module Statistics8(sum,A);parameter S=8;output[3:0]sum;input[7:0] A;reg[S:1] AT;reg[3:0] sum;reg[S:0] CT;always @(A) beginAT={{S{1'b0}},A}; sum=0; CT=S;while(CT>0) beginif(AT[1])sum=sum+1;else sum=sum;begin CT= CT-1; AT=AT>>1; end end endendmodule6-3 用不同循环语句分别设计一个逻辑电路模块，用以统计一8位二进制数中含1的数量。
基于Verilog HDL的信号发生器的设计
基于Verilog HDL的信号发生器的设计陈亚军;陈隆道【期刊名称】《电子器件》【年(卷),期】2011(034)005【摘要】In order to design the signal generator which can generate four kinds of signals-the sine wave, the square wave,the triangle wave and the sawtooth wave,and whose amplitudes and frequencies are adaptively changeable,a research about works was developed. The design is realized with Verilog HDL in the environment of Altera's Quartus II. When the program was downloaded to the chip of FPGA,the results of the experiments met the scheme design. With Verilog HDL, the design efficiency is improved and the design has the advantages of facility design, convenient operation, high reliability.%旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器.在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验测试结果达到了预想效果.采用Verilog HDL语言编程来完成整个设计,不但提高了设计效率,而且使系统具有设计灵活、实现简单、性能稳定的特点.【总页数】4页(P525-528)【作者】陈亚军;陈隆道【作者单位】浙江大学电气工程学院,杭州310027;浙江大学电气工程学院,杭州310027【正文语种】中文【中图分类】TP312【相关文献】1.基于Verilog HDL的通用UART模块设计与实现 [J], 吕阳; 刘莉娜; 郑良广; 侯晓伟2.基于Verilog HDL的简易电子钟设计 [J], 李昊旻;王颖3.基于Verilog HDL的洗衣机控制电路设计 [J], 杨凯钰;王颖4.基于Verilog HDL的自动售货机设计与仿真 [J], 李红科;王庆春;贾晓菲5.基于Verilog HDL的异步FIFO设计 [J], 李红科;王庆春;余顺园因版权原因，仅展示原文概要，查看原文内容请购买。
序列信号发生器课件
数字电路与系统东南大学信息科学与工程学院第七章常用时序逻辑电路模块及应用寄存器和移位寄存器计数器序列信号发生器◆在数字系统测试和数字信号传输时，会用到一些串行的周期性数字信号，这种串行的周期性数字信号称为序列信号；◆序列信号是在时钟脉冲作用下产生的一串周期性的二进制信号；◆在序列信号的一个周期中，包含的二进制数据位数称为序列长度；◆能产生序列信号的电路称为序列信号发生器；◆序列信号发生器的设计分为两种情况：给定序列信号设计电路；给定序列长度设计电路；给定序列信号设计电路：◆对于给定的序列信号，设计发生器电路一般有两种结构：⏹计数型序列信号发生器；⏹移存型序列信号发生器；（1）计数型序列信号发生器◆计数型序列信号发生器的结构如图：◆计数型序列信号发生器特点是：所产生的序列信号的长度等于计数器的模值，并可根据需要产生一个或多个序列信号；计数型序列信号发生器的设计方法：◆首先构成与序列长度P相同的一个模P计数器；◆选择适当的数据选择器，把要产生的序列按规定的顺序加在数据选择器的数据输入端；◆地址输入端与计数器的输出端适当地连接在一起；◆还可以把输出序列作为计数器的输出，也就是在计数器的基础上增加一个输出函数，输出所需要的序列；例：计数器74161和数据选择器构成一个01100011序列发生器；◆由于序列长度P=8，74161构成模8计数器；◆数据选择器产生序列；◆如图：逻辑图：◆用74161及门电路构成的01010序列信号发生器及状态表◆在这里，Z的输出没有采用最简表达式Q0，是因为如果采用Q0，就会存在100变为101短暂的时刻在输出上出现毛刺（为什么？）（2）移存型序列信号发生器◆移存型序列信号发生器结构如图；◆它是以移位寄存器作为存储器件，移位寄存器的级数n应该满足2n大于等于序列长度；例：用移位寄存器构成的“00010111”序列信号发生器，该序列是左边0先输出，1最后输出。
◆序列信号长度为8，至少应该使用3位移位寄存器；◆我们把移位寄存器的工作状态列出来：序列发生器的状态转移表：例：用移位寄存器构成的“000101”序列信号发生器；◆给定的序列长度为6，因此，移位寄存器的位数应该大于等于3；◆如果选3，列状态转移表如右图所示：◆可以看出，当状态为010时，有两种转移：101和100；◆因此，必须增加移位寄存器的位数，取4；◆状态转移为：◆状态转移表◆逻辑图已知序列长度设计序列信号发生器：◆M序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M＝2n-1；◆只有一个多余状态，即全0状态，所以称为最长线性序列码发生器；◆由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就可以设计出M序列码发生器电路；◆部分M序列码的反馈函数F和移位寄存器位数n的对应见下页表；◆给定一个序列信号长度M，根据M＝2n-1求出n；相应的反馈函数F；◆M序列的反馈函数表：例：采用双向移位寄存器74194设计产生M=7的M序列码◆根据M=2n-1，确定n=3；◆再查表可得反馈函数F=Q2⊕Q3；◆在74194中是Q1⊕Q2逻辑图为：逻辑图修改为：7.3 序列信号发生器②利用全0 状态重新置数，从而实现自启动：◆设计M序列码发生器的关键在于查表获得反馈函数，在设计的时候需要注意全0项的处理；◆加全0 校正项和利用全0 状态置数可以保证电路的自启动性。
序列信号发生器实验报告
序列信号发生器实验报告一、实验目的本实验旨在掌握序列信号发生器的基本原理、工作方式及其应用，熟悉序列信号发生器的使用方法，并能够正确地进行信号发生器的操作和调试。
二、实验原理序列信号发生器是一种能够产生各种复杂波形信号的电子设备，它可以通过数字信号处理技术将数字信号转换成模拟信号输出。
序列信号发生器主要由数字模块、模拟模块和控制模块组成，其中数字模块负责处理输入的数字信号，将其转换成模拟波形；模拟模块则负责对数字信号进行滤波、放大等处理；控制模块则负责对整个系统进行控制和调节。
三、实验步骤1. 打开序列信号发生器电源，并接通输出端口与示波器。
2. 进入菜单界面，选择所需的波形类型及频率。
3. 设置幅度、相位等参数，并进行调节。
4. 调节完毕后，观察示波器上输出波形是否符合预期。
四、实验注意事项1. 在使用过程中应注意安全，避免操作不当导致电击等危险情况的发生。
2. 操作时应按照正确的步骤进行，避免误操作导致设备损坏或数据丢失。
3. 在进行调节时应注意幅度、相位等参数的合理设置，以保证输出波形符合预期。
4. 在实验结束后应及时关闭设备，并将其归位。
五、实验结果分析通过本次实验，我们成功地掌握了序列信号发生器的基本原理和使用方法，能够正确地进行信号发生器的操作和调试。
在实验中，我们成功地产生了多种复杂波形信号，并观察到了输出波形的特点和变化规律。
这些结果对于我们深入理解序列信号发生器的工作原理和应用具有重要意义。
六、实验总结本次实验是一次非常有意义的实践活动，通过亲身操作和调试，我们深入理解了序列信号发生器的基本原理和使用方法，并在此过程中积累了宝贵的经验。
通过这次实验，我们不仅提高了自己的技能水平，还加深了对电子技术相关知识的认识和理解。
相信这些经历将对我们今后从事相关工作具有重要帮助。
第6章 Verilog HDL设计进阶习题
1CLK7476N 1K ~1Q ~1CLR 14
U3A 7400N
3
V1 100 Hz 5V J1
10 9 2 7 6 5 4 3
74194N
9 QD QC QB QA 12 13 14 15 11 13 14 15 16 17 18 19 20 21 22 23 1 2 3 4 5 6 7 8 G D C B A
//Verilog设计一个4位4输入最大数值检测电路 module Maximum_value_detection(Mostlarge,a,b,c,d);//4位 4输入最大数值检测电路 output [3:0] Mostlarge; input [3:0] a,b,c,d; wire[3:0]sum1,sum2,sum3;
习
CP 1 2 3 4 5 6 QD(A2) QC(D4、~D5) 0 0 0 1 1 1 1 1 1 0 ~0 0 QB(A1) 0 1 1 0 0 1
题
QA(A0、D7) 1 0 1 0 1 0 D D1 D2 D3 D4 D5 D6 F 0 1 0 0 1 0
7
8 9 10 11
1
1 1 1 1
U1
74150N
Key = Space
XSC1
Ext Trig + _ A + _ + B _
U5A 7404N
E15 E14 E13 E12 E11 E10 E9 E8 E7 E6 E5 E4 E3 E2 E1 E0
0
1 ~1 1 1
1
0 0 1 1
1
0 1 0 1
D7
D4 D5 D6 D7
1
1 0 0 1
VDD 5V U2 U1A 74S04D
基于FPGA的m序列信号发生器设计
基于FPGA的m序列信号发生器设计摘要：m序列是一种伪随机序列(PN码)，广泛用于数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域。
基于FPGA与Verilog硬件描述语言设计井实现了一种数据率按步进可调、低数据误码率、反馈多项式为的m序列信号发生器。
系统时钟为20MHz，m序列信号发生器输出的数据率为20～100 kbps，通过2个按键实现20 kbps步进可调与系统复位，输出误码率小于1%。
m序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的一种伪随机序列。
是由移位寄存器、反馈抽头及模2加法器组成。
m序列一旦反馈多项式及移位寄存器初值给定，则就是可以预先确定并且可以重复实现的序列，该特点使得m序列在数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域使用广泛。
因此，深入学习研究m序列具有重要的实际意义。
1 m序列信号发生器的组成基于FPGA的m序列信号发生器硬件结构极其简单，仅需两个独立按键(一个是复位按键与另一个控制数据率切换按键)、一个48 MHz 的用于提供系统时钟有源晶振、系统电源、一块配置芯片、几个简单的电阻与电容即可实现。
按键去抖动、按键复位、按键切换数据率、时钟分频等功能均在FPGA内部编程实现。
2 m序列信号发生器的关键设计本文中m序列信号发生器的反馈多项式为。
其反馈及移位寄存器的关系图如图2所示。
从本设计中的反馈及移位寄存器的关系图可以看出，一个时钟周期，移位寄存器右移一位，最高位输入为x0、x2、x3、x4及x8的异或(模2相加)。
m序列的输出是移位寄存器的最低位。
图2所示的关系是m序列呈现为随机性、周期性的根本原因。
为了满足信号发生器输出数据率20 kbps的步进通过按键可调，则生成按步进20 kbps可调的时钟是实现该功能的关键。
当按键发生，时钟的输出频率加20 kbps。
在实际电路中，按键会有很大抖动，对系统会造成很大的不稳定性，因此，必须想办法减小这样的不利影响。
EDA课设序列信号发生器
EDA课程设计任务书学生姓名：何丹专业班级：电子科学与技术0903指导教师：李成军工作单位：信息工程学院题目：序列信号发生器设计设计目的：①根据设计要求，完成序列信号发生器的设计。
②进一步加强对QuartusⅡ的应用和对Verilog语言的使用。
初始条件：FPGA，LED，数码管等。
训练内容和要求：1、课程设计工作量：1周。
2、设计一个有限状态机，用以产生输出序列“1110101101”由左开始：（1）画出状态转换图（2）使用Verilog语言编程（3）使用EP1T144C8芯片3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：1、2012 年6 月11 日课程设计任务布置、选题、查阅资料。
2、2012 年6 月12 日至2012 年 6 月14日设计、软件编程、仿真和调试。
3、2012 年6 月15日机房检查仿真结果，验证设计的可行性和正确性。
4、2012 年6 月16日熟悉实验平台和实验箱。
5、2012 年6 月17日至2012 年 6 月20 日设计的硬件调试。
6、2012 年6 月21日机房检查设计成果，提交设计说明书及答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (2)2.1 设计的目的及主要任务 (2)2.1.1 设计的目的 (2)2.1.2 设计任务及主要技术指标 (2)2.2 设计思想 (2)3 设计原理及单元模块设计 (3)3.1 设计原理及方法 (3)3.2 单元模块设计 (3)3.2.1分频/计量控制模块 (3)3.2.2显示模块 (4)3.3有限状态机的状态图 (5)4 电路的仿真及分析 (5)4.1 分频控制模块 (5)4.2 译码显示模块 (6)5 硬件调试 (7)6 心得体会 (8)参考文献 (9)附录程序代码 (10)摘要本文介绍了一种采用FPGA芯片设计序列信号发生器的方法，主要阐述如何使用新兴的EDA器件取代传统的电子设计方法，利用FPGA的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使序列发生器简单、直观。
序列信号发生器的原理
序列信号发生器的原理
序列信号发生器是一种用于产生不同形式的序列信号的设备。
它通常由时钟和计数器组成。
首先，时钟信号提供基准频率，它确定了信号的周期。
该频率可以通过调节时钟的振荡器来控制。
接下来，计数器根据时钟信号进行计数，并将计数值转换为相应的输出信号。
计数器通常是一个二进制计数器，它可以产生从0到最大计数值的序列。
在通常的序列信号生成中，我们可以使用计数器的输出进行进一步的处理，以产生所需的信号形式。
例如，我们可以使用逻辑门、数字锁存器、移位寄存器等来操作计数器的输出，以产生更复杂的序列信号。
序列信号生成器可以产生各种形式的序列信号，包括方波、正弦波、三角波、锯齿波等。
通过调节时钟频率、计数器设置和进一步的处理电路，我们可以获得所需的信号频率、振幅和波形。
总之，序列信号发生器是通过时钟和计数器以及进一步的处理电路来生成不同形式的序列信号的设备。
它广泛应用于信号检测、信号分析、通信系统等领域。
序列信号发生器
D0-D5作为输出，从而产生所需序列。
3.2 用计数器和多路复用器构成序列信号发生器
例：产生一个8位的序列信号 00010111
CLOCK
+5V
74x163
CLK
CLR
LD
ENP
ENT
A
QA
B
QB
C
QC
D
QD
RCO
0 +5V
74x151
EN
A B C
D0 D1 D2
Y Y
D3
D4
D5
D6
D7
序列 信号 输出
1101 1110 1111
0111 1011
31
3.3.3 用移位寄存器74X194和多路复用器74x151 构成序列信号发生器
例：产生一个10位的序列信号 1010010111
解：2）状态转移表
Q3Q2Q1Q0 Q3*Q2*Q1*Q0* LIN
10 1 0
0100
0
01 0 0 10 0 1
1001 0010
补充：序列信号发生器 （sequence generator)
序列信号：在数字信号的传输和数字系统的测试中，有时需要 用到一组特定的串行数字信号，通常把这种串行数字信号叫做 序列信号。 能够循环地产生序列信号的电路称为序列信号发生器。 序列的长度：序列信号有多少位，就称序列长度为多少。 例如：序列为00011，则序列长度为5。
3.3.2 用MSI移位寄存器（74X194）实现序列发生器 步骤（续）：
2）将移位寄存器的位数增加1，即变为(N1+1) ,重新画出状态图， 再检查状态图中的L 状态是否两两不同，如果是，则（N1+1） 可用；否则将移位寄存器的位数再增加1，即变为(N1+ 2) ,重复 上面过程，直到状态图中的L 状态两两不同为止。这时的移位寄 存器的位数才是最后的值。
Verilog代码编写DDS信号发生器（幅频相可调正弦波、方波、三角波、锯齿波）纯VIVA。。。
Verilog代码编写DDS信号发⽣器（幅频相可调正弦波、⽅波、三⾓波、锯齿波）纯VIVA。
DDS(Direct Digital Synthesizer)即数字合成器，是⼀种新型的频率合成技术，具有相对带宽⼤，频率转换时间短、分辨率⾼和相位连续性好等优点。
较容易实现频率、相位以及幅度的数控调制，⼴泛应⽤于通信领域。
DDS的基本结构框图如下所⽰：由图可以看出，DDS 主要由相位累加器、相位调制器、波形数据表以及D/A 转换器构成。
本次实验仅在VIVADO平台上完成DDS的仿真，故设计流程不需要D/A转换器，在PC端完成仿真设计即可。
若需要结合FPGA开发板使⽤，则需要再外接⼀个D/A转换模块，将产⽣的数字信号转换为模拟信号即可。
其中相位累加器由 N 位加法器与 N 位寄存器构成。
每个时钟周期的时钟上升沿，加法器就将频率控制字与累加寄存器输出的相位数据相加，相加的结果⼜反馈⾄累加寄存器的数据输⼊端，以使加法器在下⼀个时钟脉冲的作⽤下继续与频率控制字相加。
这样，相位累加器在时钟作⽤下，不断对频率控制字进⾏线性相位累加。
即在每⼀个时钟脉冲输⼊时，相位累加器便把频率控制字累加⼀次。
相位累加器输出的数据就是合成信号的相位。
相位累加器输出的数据，作为波形存储器的相位采样地址，这样就可以把存储在波形存储器⾥的波形采样值经查表找出，完成相位到幅度的转换。
波形存储器的输出数据送到 D/A 转换器，由 D/A 转换器将数字信号转换成模拟信号输出。
DDS 信号流程⽰意图如下：这⾥相位累加器位数为 N 位（N 的取值范围实际应⽤中⼀般为 24~32），相当于把正弦信号在相位上的精度定义为 N 位，所以其分辨率为1⁄2^N。
若 DDS 的时钟频率为Fclk，频率控制字 fword 为 1，则输出频率为Fout = Fclk/2^N ，这个频率相当于“基频”。
若fword 为 B，则输出频率为Fout = B × Fclk /2^N 。
VHDL和VERILOG的比较-很好
采用构造设计： 预先设计模块： 8选1MUX：MUX8 控制输入a[2..0]
数据输入d[7..0] 数据输出y 模8二进制计数器：COUNTER3
时钟输入 clk 状态输出q[2..0] 设计要求： 按照时钟节拍，由y端口循环顺序输出 “11110101”序列信号
VHDL 与 Verilog HDL 旳对比
7.顺序语句 :条件语句 例：case(data)
2'b00:decod=4'b0001; 2'b01:decod=4'b0010; 2'b10:decod=4'b0100; 2'b11:decod=4'b1000; default:decod=4'b0000; endcase
VHDL 与 Verilog HDL 旳对比
7. 顺序语句 :循环语句 VHDL中有3种形式旳循环语句： for loop ; 有限循环 while loop; 条件循环 loop (next,exit); 无条件循环
VHDL 与 Verilog HDL 旳对比
7. 顺序语句 :循环语句 Verilog HDL 中有4种形式： for （初值，终止值，增量） 有限循环； repeat （循环次数体现式） 有限循环； while （循环条件体现式） 条件循环； forever 无条件循环，产生周期信号；
VHDL 与 Verilog HDL 旳对比 9. 简朴模块旳对比： 8位加法器
VHDL 与 Verilog HDL 旳对比 9. 简朴模块旳对比： 8位二进制加法计数器
VHDL 与 Verilog HDL 旳对比 9. 简朴模块旳对比： 8位二进制加法计数器
Verilog HDL 之 序列信号发生器
Verilog HDL 之序列信号发生器一、原理在数字电路中，序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和计数型两种。
移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。
计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器和组合电路构成的。
本实验的目的就是设计一个序列信号发生器。
设计产生序列11100100、11100100、···的计数型序列信号发生器电路。
二、实现在设计文件中输入Verilog代码防抖模块1 /****************************** 分频模块 *************************************/23 `timescale 1 ns / 1 ps4 module qu_dou ( clk ,rst , a ,b );56 input clk ;7 wire clk ;8 input rst ;9 input a ;10 wire a ;1112 output b ;13 reg b ;1415 reg [31:0] cnt ;16 reg clkout ;17 always @ ( posedge clk or negedge rst )18 begin19 if ( rst == 1'b0 )20 cnt <= 0 ;21 else begin if ( a==1'b1 ) begin22 if ( cnt >= 32'd3000000 )23 b <= 1 ;24 else25 cnt <= cnt + 1'b1 ;2627 end28 else begin b <= 1'b0 ;29 cnt <= 0 ;30 end31 end32 end333435 endmodule功能实现1 `timescale 1 ns / 1 ps23 module xlgen ( Q ,clk ,res ,rst ,sysclk );45 input clk ;7 input res ;8 wire res ;9 input sysclk ;10 input rst ;1112 output Q ;13 reg Q ;14 reg [7:0] Q_r ;1516 /***************** 例化去抖模块 *************************************/17 wire clk_r ;18 qu_dou qu_dou (19 .clk (sysclk) ,20 .rst (rst) ,21 .a (clk),22 .b (clk_r));2324 //********************************************************************2526 always @( posedge clk_r or posedge res)27 begin2829 if (res ==1) begin30 Q <= 1'b0;31 Q_r <= 8'b11100100 ;32 end34 begin35 Q <= Q_r[7];36 Q_r <= Q_r<<1;37 Q_r[0] <=Q;38 end39 end4041 endmodule。
PWM信号发生器（verilog）
PWM信号发⽣器（verilog）module pwmgen(clk,rst,ce,addr,write,wrdata,read,bytesel,rddata,pwm); input clk,rst,ce;input [1:0]addr;input write,read;input[31:0]wrdata;output[31:0]rddata;input[31:0]bytesel;output pwm;reg[31:0]clk_div_reg,duty_cycle_reg;reg control_reg;reg clk_div_reg_sel,duty_cycle_reg_sel,control_reg_sel;reg[31:0]pwm_cnt,rddata;reg pwm;wire pwm_ena;//地址译码always@(addr)beginclk_div_reg_sel<=0;duty_cycle_reg_sel<=0;control_reg_sel<=0; case(addr)2'b00:clk_div_reg_sel<=1;2'b01:duty_cycle_reg_sel<=1;2'b10:control_reg_sel<=1;default:beginclk_div_reg_sel<=0;duty_cycle_reg_sel<=0;control_reg_sel<=0;endendcaseend//时钟寄存器always@(posedge clk or negedge rst)beginif(rst==1'b0)clk_div_reg=0;elsebeginif(write & ce & clk_div_reg_sel)beginif(bytesel[0])clk_div_reg[7:0]=wrdata[7:0];if(bytesel[1])clk_div_reg[15:8]=wrdata[15:8];if(bytesel[2])clk_div_reg[23:16]=wrdata[23:16];if(bytesel[3])clk_div_reg[31:24]=wrdata[31:24];endendend//周期占空⽐寄存器always@(posedge clk or negedge rst)beginif(rst==1'b0)duty_cycle_reg=0;elsebeginif(write&ce&duty_cycle_reg_sel)if(bytesel[0])duty_cycle_reg[7:0]=wrdata[7:0];if(bytesel[1])duty_cycle_reg[15:8]=wrdata[15:8];if(bytesel[2])duty_cycle_reg[23:16]=wrdata[23:16];if(bytesel[3])duty_cycle_reg[31:24]=wrdata[31:24];endendend//控制寄存器always@(posedge clk or negedge rst)beginif(rst==1'b0)control_reg=0;elsebeginif(write & ce & control_reg_sel)beginif(bytesel[0])control_reg=wrdata[0];endendend//读寄存器always@(addr or read or clk_div_reg or duty_cycle_reg or control_reg or ce) beginif(read & ce)case(addr)2'b00:rddata<=clk_div_reg;2'b01:rddata<=duty_cycle_reg;2'b10:rddata<=control_reg;default:rddata=32'h8888;endcaseendassign pwm_en=control_reg;//计数控制电路always@(posedge clk or negedge rst)beginif(rst==1'b0)pwm_cnt=0;elsebeginif(pwm_en)beginif(pwm_cnt>=clk_div_reg)pwm_cnt<=0;elsepwm_cnt<=pwm_cnt+1;endelsepwm_cnt<=0;endend//输出控制寄存器always@(posedge clk or negedge rst)beginif(rst==1'b0);elsebeginif(pwm_en)if(pwm_cnt<=duty_cycle_reg) pwm<=1'b1;elsepwm<=1'b0;endelsepwm<=1'b0;endendendmodule。
数电实验报告序列信号发生器的设计与实现
北京邮电大学数字电路与逻辑设计实验报告姓名：李金隆学号： 09210947--15班级: 2009211204学院: 电子工程学院2011年5月1日一、实验名称：序列信号发生器的设计与实现二、实验任务要求：1、用VHDL语言设计实现一个信号发生器，产生的序列码为01100111，仿真验证其波形，并下载到实验板测试。
2、用VHDL语言设计实验一个序列长度为7的M序列发生器，仿真验证其功能，并下载到实验班测试。
三、设计思路与过程1、序列信号发生器序列信号发生器的端口由一个时钟输入和两个输出，信号序列输出q_out和时钟输出clk_outt组成。
程序由两个进程构成，第一个进程p1描述状态逻辑，使用if语句实现自启动；第二个进程p2描述输出逻辑，用case语句完成其功能。
根据题目要求，在第1、4、5位置上输出为“0”，在其他位置上输出为“1”，每8位实现一次循环。
在实验过程中，首先在建立Quartus II软件中建立工程，然后再工程中建立VHDL文件，输入程序代码后保存调试，编译成功后，建立Vector Waveform文件进行仿真，仿真完毕后，在程序中引入分频器，编译，锁定引脚后，下载到实验板验证其功能。
在实验板上用一个开关代表clear清零，两个LED一个显示输出序列，一个显示时钟序列clk_outt。
2、M_序列信号发生器M_序列信号发生器的端口由一个时钟输入clk和两个信号输出，时钟输出clk_outt和序列信号输出q_out组成，进程p1描述状态逻辑，用if语句完成循环。
实验过程与实验1类似。
四、VHDL程序源代码1、序列信号发生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xinhao ISport(clk:in std_logic;clear:in std_logic;q_out:out std_logic;clk_outt:out std_logic);--用户定义的输入输出及类型end xinhao;architecture a of xinhao iscomponent div50mport(clk_in:in std_logic;clk_out:out std_logic);--用户定义分频器的输入输出及类型end component;signal tmp: integer range 0 to 7;signal clock: std_logic;--用户定义的信号及其类型beginu1: div50m port map(clk_in=>clk,clk_out=>clock);--分频器的引入p1:process(clock)--第一个进程p1描述状态逻辑beginif clock'event and clock='1' thenif tmp=7 thentmp<=0;elsetmp<=tmp+1;end if;end if;end process p1;p2: process(clear,tmp)—第二个进程描述输出逻辑beginif clear='0' thenq_out<='0';elsecase tmp iswhen 0|3|4 =>q_out<='0';when others =>q_out<='1';end case;end if;end process p2;clk_outt<=clk;end a;2、M序列信号发生器library IEEE;USE IEEE. std_logic_1164.all;entity m_xulie isport (clk:in std_logic;q_out:out std_logic;clk_outt:out std_logic);--用户定义的输出输入及类型end m_xulie;architecture a of m_xulie iscomponent div50mport(clk_in:in std_logic;clk_out:out std_logic);--用户定义分频器的输入的输出及类型end component;signal tmp:std_logic_vector (2 downto 0);signal clock: std_logic;beginu1: div50m port map(clk_in=>clk,clk_out=>clock);--分频器的引入 p1:process(clk)—第一个进程P1描述状态逻辑beginif tmp= "000" then tmp <="001"; elsif clk'event and clk ='1' then tmp(0)<=tmp(0) xor tmp(2);tmp(1)<=tmp(0);tmp(2)<=tmp(1);end if;end process p1;q_out<=tmp(2);--数列信号的输出clk_outt<=clk;end a;五、RTL电路图1、序列信号发生器2、M_序列信号发生器六、仿真波形及其分析1、序列信号发生器从波形仿真图中可以看出，在时钟信号的上升沿，输出信号序列开始按01100111变化，当clear清零时，序列输出q_out也为“0”，时钟输出clk_outt相对于时钟输入clk有一定的时间延迟。
基于EDA Verilog信号发生器
基于EDA Verilog信号发生器介绍信号发生器是测试和调试电路的一种重要工具。
它可以产生各种类型和频率的电信号，并且能够精确控制信号的参数，如振幅、频率和相位。
在电子设计自动化（EDA）领域中，使用Verilog语言编写的信号发生器可以方便地生成所需的信号并集成到电路设计中。
本文将介绍基于EDA Verilog的信号发生器的原理和实现方法，并提供相应的代码示例。
通过这个例子，读者可以了解到如何使用Verilog语言实现一个简单的信号发生器，并将其应用于各种电路设计和测试场景中。
原理信号发生器的原理非常简单。
它通过产生周期性的信号波形，如正弦波、方波、矩形波等，来模拟不同类型的电信号。
Verilog语言提供了一系列的内置函数和模块，可以方便地生成这些信号。
这些内置函数和模块可以集成到电路设计中，并通过控制参数来调整所生成信号的类型和参数。
信号发生器的设计通常包括以下几个基本步骤：1.定义信号类型：确定需要生成的信号类型，如正弦波、方波等。
2.设置信号参数：根据需求设置信号的参数，如频率、振幅、相位等。
3.生成信号波形：使用Verilog提供的内置函数和模块生成相应类型的信号波形。
4.集成到电路设计中：将信号发生器集成到电路设计中，并根据需要调整参数和连接信号源。
代码示例以下是一个简单的基于EDA Verilog的信号发生器的代码示例，生成一个正弦波信号：module signal_generator(input wire clk,input wire reset,output reg signed [7:0] wave);reg signed [15:0] phase;reg signed [15:0] freq_counter;reg signed [15:0] amplitude;reg signed [15:0] amplitude_counter;parameter signed [15:0] frequency = 1000;parameter signed [15:0] amplitude_max = 255;always @(posedge clk or posedge reset) beginif (reset) beginphase <= 0;freq_counter <= 0;amplitude <= amplitude_max;amplitude_counter <= 0;end else beginfreq_counter <= freq_counter + frequency;amplitude_counter <= amplitude_counter + 1;if (amplitude_counter >= amplitude) beginamplitude_counter <= 0;phase <= phase + 1;endendendalways @(posedge clk) beginwave <= $sin(phase);endendmodule代码解释上述代码实现了一个简单的信号发生器，通过给定的频率和振幅参数生成一个正弦波信号。
实验五-10110101序列产生器
●实验名称：利用VerilogHDL设计一个10110101序列发生器
●实验目的:
1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及序列发生器的设计思路与原理。
●预习要求：
1.回顾数字电路中序列发生器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.序列信号发生器是指在系统时钟的作用下能够循环产生一组指定序列信号的时序
电路，本实验要求设计一个能够循环产生“10110101”信号的时序电路。
3.请大家回忆前期课程讲过的johnson计数器的实现原理（教材P114），循环产生序
列的设计思路跟johnson计数器是类似的。
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个10110101序列发生器。
3.对此序列发生器模块进行编译和仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 10110101序列发生器的Verilog代码：
2. 10110101序列发生器的仿真波形：。
基于Verilog-HDL的信号发生器的设计
基于Verilog HDL 的信号发生器的设计一、实验目的应用Verilog进行编写四种波形发生的程序，并结合DE2板与DVCC实验板上的D/A转换器在示波器显示出波形。
初步了解Verilog的编程及DE2板的应用，加强对其的实际应用操作能力。
二、实验原理实验程序分为三部分：第一、通过计数器实现内置信号分频，并通过外置开关调节频率来控制输出波形的频率。
第二、设定ROM中的数值，将波形数据存储到ROM中。
第三、设定波形选择开关。
它由相位累加器、相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。
参考频率f_clk为整个合成器的工作频率，输入的频率字保存在频率寄存器中，经N位相位累加器，累加一次，相位步进增加，经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。
p为频率字，即相位增量；参考频率为f _clk;相位累加器的长度为N位，输出频率f _out为：f_out ――输出信号的频率；N相位累加器的位数;p 频率控制字（步长）;f_clk ――基准时钟频率。
图1-2四种波形单周期的取样示意图段地址基地址D7 D6 D5 D4 D3 D2 D1 DO图1-3函数查找表的设计三、实验内容反三角波程序编码：moduledds(f_clk,p,choose,data);〃in put [5:0] p; //in put[1:0] choose; // input f_clk; //output [7:0] data;wire [7:0]data;reg [5:0] addr,address;reg [5:0] i;reg f_out; 端口设定频率控制字波形选择内置晶振in itialbegin i<=0;addr<=0;f_out<=0; endalways @(posedge f_clk) // beginif(i==p) //begini=0;f_out=~f_out;endelsei=i+1;end 利用计数器实现任意分频设定频率控制字pfun ctio n [7:0] romout; //ROM in put[5:0]address;case(address) //0 : romout = 10; //1 : romout = 17;2 : romout = 15;的设定各波形初值的预装入正弦波初值冷乙+jppe=ssajppe £：9l，+jppe=ssajppe :乙!g+jppe=ssajppe :!jppe=ssajppe ：o// (asooqo)aseo:l，+jppe=jppe3S|3 gPPE// (8==jppe)j!ui6aq (incQ a6pasod)@sAeM|e uoipunjpua aseopua !xxq,0L = inoiuo」：肿epp//：inoiucu :■9 =i noiucu : oe m = inoiucu : 62 G = inoiucu : 82 ■QZ=inoiucu : LZ ■9Z =inoiucu : 92 ：oeinoiucu : 92 ：geinoiucu : 陀：geinoiucu : es ：oeinoiucu : ZZ■9Z =inoiucu : VZ ■QZ=inoiucu :OS G = inoiucu : 616 = inoiucu : 81■9 =i noiucu : LV ■Q=inoiucu : 91 1: =inoiuo」：9L 1: =inoiuo」:卄1: =inoiuo」:肝1: =inoiuo」■ZV £：=inoiuo」：I4=inoiuo」：0L £=jnoiuoj :6£=jnoiuoj :8 £=jnoiuoj :L © =jnoiuoj :9 £=jnoiuoj :9=jnoiuoj :P ■LV=jnoiuoj :eendcaseendassig n data = romout(address);// en将ROM中对应数据传递输出端口data输出dmodule四、实验截图1.正弦波示意图：（choose=0时的波形数值）2.方波示意图：（choose=1时的波形数值）3.正三角波示意图：（choose=2时的波形数值）五、实验总结通过这次期末实验，更进一步认识了Verilog语言的使用，详细了解了整个设计制作和仿真流程，独立思考并通过一步步的调试，逐步摸索和进一步优化程序最终完成实验，锻炼了逻辑思维能力。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Verilog HDL 之序列信号发生器
一、原理
在数字电路中，序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和
计数型两种。
移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。
计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型
序列信号发生器是由计数器和组合电路构成的。
本实验的目的就是设计一个序列信号发生器。
设计产生序列11100100、11100100、···的计数型序列信号发生器电路。
二、实现
在设计文件中输入Verilog代码
防抖模块
1 /****************************** 分频模
块 *************************************/
2
3 `timescale 1 ns / 1 ps
4 module qu_dou ( clk ,rst , a ,b );
5
6 input clk ;
7 wire clk ;
8 input rst ;
9 input a ;
10 wire a ;
11
12 output b ;
13 reg b ;
14
15 reg [31:0] cnt ;
16 reg clkout ;
17 always @ ( posedge clk or negedge rst )
18 begin
19 if ( rst == 1'b0 )
20 cnt <= 0 ;
21 else begin if ( a==1'b1 ) begin
22 if ( cnt >= 32'd3000000 )
23 b <= 1 ;
24 else
25 cnt <= cnt + 1'b1 ;
26
27 end
28 else begin b <= 1'b0 ;
29 cnt <= 0 ;
30 end
31 end
32 end
33
34
35 endmodule
功能实现
1 `timescale 1 ns / 1 ps
2
3 module xlgen ( Q ,clk ,res ,rst ,sysclk );
4
5 input clk ;
7 input res ;
8 wire res ;
9 input sysclk ;
10 input rst ;
11
12 output Q ;
13 reg Q ;
14 reg [7:0] Q_r ;
15
16 /***************** 例化去抖模块 *************************************/
17 wire clk_r ;
18 qu_dou qu_dou (
19 .clk (sysclk) ,
20 .rst (rst) ,
21 .a (clk),
22 .b (clk_r));
23
24 //********************************************************************
25
26 always @( posedge clk_r or posedge res)
27 begin
28
29 if (res ==1) begin
30 Q <= 1'b0;
31 Q_r <= 8'b11100100 ;
32 end
34 begin
35 Q <= Q_r[7];
36 Q_r <= Q_r<<1;
37 Q_r[0] <=Q;
38 end
39 end
40
41 endmodule。