基于FPGA的快速响应峰值保持电路

基于FPGA的快速响应峰值保持电路

刘江涛1, 2 吴伯冰1董永伟1张永杰1邢闻1

柴军营1赵冬华1徐鹤1

1（中国科学院高能物理研究所北京 100049）

2（中国科学院研究生院北京 100049）

（E-mail: jtliu@）

摘要：本文介绍了一种基于FPGA的快速响应脉冲峰值保持电路，可用于SVOM/GRM复合晶体输出信号的脉冲形状甄别。该电路结构简单，控制方便，可靠性高；测试结果表明：其响应时间～100ns，动态范围100mv～2000mv，满足设计要求。

关键词：峰值保持电路，快速响应，FPGA

1.引言

SVOM（space multi-band variable object monitor）是中国与法国合作研制的专门观测和研究伽玛射线暴（GRB）的天文科学卫星，伽玛监视器GRM（Gamma Ray Monitor）是SVOM的主要科学载荷之一[4]，实现对伽玛暴的实时触发和宽能谱测量，探测器部分由三层闪烁体构成（PS、NaI（TI）、CsI（Na）），并且共用一个光电倍增管输出信号，由于三种闪烁体的发光衰减时间不同，电子学系统需要根据波形的不同对光电倍增管的输出信号进行分类处理，这样就需要利用脉冲形状甄别技术（pulse shape discrimination，PSD）技术。由于需要处理的信号包括塑料闪烁输出的快信号（上升时间～100ns），设计具备快速响应能力的峰值保持电路是实现PSD 功能的基础。

峰值保持电路的作用是获取输入电压脉冲的峰值，并产生输出V0=VI(peak)。为了实现这个目标，让V0跟踪VI直至输入信号达到峰值。这个峰值会一直被保持，直至一个新的更大的峰值

现在通用的峰值保持电路主要有两种：跨导型与电压型[1]，电压型电路原理简单，但积分非线性大、动态范围小、小幅度响应差、通频带宽也小，所以此种电路不具有快响应的特征，不适合处理快信号；跨导型峰值保持电路具有响应速度快、动态范围大和误差小的优点，但是电路结构比较复杂。针对核物理实验中应用的峰值保持电路，文献[2][3]介绍了相应的改进方法，但是，在航天电子学的设计中需要考虑到电路设计的可靠性、元器件选择符合航天要求、电路设计简单、电路控制简单等特点，因此，本文中设计的峰值保持电路基于跨导型峰值保持电路的原理，同时通过FPGA与模拟开关完成控制充放电。

2.复合晶体脉冲峰值保持电路

复合晶体脉冲峰值保持电路用于复合晶体（多层闪烁体）输出信号的幅度分析与波形甄别，GRM探测的三种晶体中PS的输出信号是最快的，其发光时间与衰减时间几个纳秒，但是，经过前置放大器的阻容电路，PS输出信号的脉冲宽度变成～300ns，上升沿～100ns。所以，峰值保持电路的响应时间需要好于100ns。GRM使用了PMT阳极分压输出高低增益两种信号，动态范围分别为：30～550keV和300～5500keV，从而来实现动态范围的扩展。考虑信噪比，要求峰值保持电路的线性动态范围为300mv～5000mV，保持时间要求可以调节，增益为1。

另外，由于本系统应用于空间探测，本系统必须满足以下限制条件：体积小、重量轻、电路结构简单、功耗小、可靠性高以及空间抗干扰能力强等。

2.1 电路原理

复合晶体脉冲峰值保持电路的电路图如图1所示，输入第一级采用跨导放大器可以得到优异的性能[1]，但是由于元器件选型的局限，第一输入级及隔离级采用运算放大器LM6172，其输入带宽为100MHz，输入电阻为40MΩ，压摆率为3000V/us，信号到达触发级采用高速电压比较器AD8561，其延迟时间为7ns，放电电路采用集成电路DG541，断开时间为80ns，FPGA采用XC2V1000。

图1复合晶体峰值保持电路电路原理图

Fig.1 the circuit of peak hold used for compound scintillators 峰值保持过程为：当输入信号幅度持续增大时，达到比较器的触发阈时，比较器给出高电平输入FPGA，此时由FPGA控制模拟开关断开，开始对保持电容充电C42，隔离级输出幅度跟随输入幅度增大；当输入信号达到峰值时，输入信号幅度开始降低，D2截止，保持电容C42停止充电，其两端的电压值即为输入脉冲的最大值，此时，隔离级的保持电压为输入信号的峰值，直到FPGA控制模拟开关闭合时，峰值保持结束输出电压为零。

2.2 FPGA控制逻辑

FPGA的控制逻辑如图2所示，峰值保持电路的工作模式采用模拟开关常闭的模式，即在没有输入的时候，模拟开关处于闭合状态（充电电容接地），其原因为：隔离级的放大器LM6172在静态的时候漏电流比较大，会持续对保持电容充电，造成放大器的饱和，我们利用模拟开关接地来避免这种情况的发生。因此，我们就需要一个速度足够快的模拟开关，来响应上升时间短的脉冲信号。

FPGA的具体控制过程为：等待比较器给出信号到来的触发信号，给出触发信号后断开模拟开关开始对保持电容进行充电，同时进入下一个保持状态；500个时间周期（T＝20ns）之后，我们开始控制读取ADC，同时将峰值写入存储器等待发出；判断是否存在触发信号，这一个过程可以避免大信号对程序造成的逻辑混乱，大信号是高能粒子造成的，当高能粒子进入探测器后，输入端持续保持最高电平（持续时间与入射粒子的能量有关系），如果触发信号已经复位，这时闭合模拟开关放电，等待下一个脉冲的到来。

图 2 FPGA控制逻辑框图

Fig.2 the FPGA control block diagram

3.测试结果

本文作者利用函数发生器与示波器对该峰值保持电路的响应时间进行了测试，利用函数发生器Agilent 33220A产生脉冲信号，其脉冲宽度为200ns，上升时间为100ns，脉冲幅度为100mV～2000mV，这个脉冲信号基本可以模拟塑料闪烁体信号的波形，利用示波器RIGOL DS1302CA对保持波形进行测试，图3与图4为示波器