基于MicroBlaze 软核的FPGA 片上系统设计

根据 硬件 产生 函数库
编 写 程 序
编 译 链 接
调 试 程 序
作为初始化 数据加入到 配置文件中
下 载 配 置
图 ６ 软件开发流程
４ ＭｉｃｒｏＢｌａｚｅ 的应用
在软件无线电系统中 一般采用 微处理器 ＋ 协处 理器 结构 微处理器一般使用通用 Ｄ Ｓ Ｐ 主要完成系 统通信和基带处理等工作 协处理器用 Ｆ Ｐ Ｇ Ａ 实现 主 要完成同步和预处理等底层算法的运算任务 在本课题 中 采用的基带处理算法比较简单 应用软处理器 Ｉ Ｐ 核 代替 Ｄ Ｓ Ｐ 在一片 Ｆ Ｐ Ｇ Ａ 内就能实现整个系统的设计 这 样可以简化系统的结构 提高系统的整体性能
53 ２００４．７ Microcontrollers & Embedded Systems
万方数据
新器件新技术 NEW PRODUCT & TECH
数据包 TCM译码 解调器
D/A
LPF
R F
部
同步提取与跟踪
直扩码
DDS
分
序列
发生器
跳频码 序列 发生器
开始
系统初始化
接收 接收串口数据
接收/发送 发送
读出数据
读出数据
数据发送 到D/A器件
数据发送 到串口
R
F
控制DDS
部
分
结束
图 ９ 软件流程图 Ｘｉｌｉｎｘ ＸＳＴ）进行综合 然后下载生成的配置 ＢＩＴ 文件 到目标板上 利用 Ｅ Ｄ Ｋ 中提供的 Ｇ Ｄ Ｂ 调试工具可以
在 Ｅ Ｄ Ｋ 开发套件的 Ｘ Ｐ Ｓ 集成开发环境下进行系统硬 进行程序调试 有两种调试方法 软件仿真和硬件调
个应用系统的硬件模型
际运行完全满足设计要求
在 Ｅ Ｄ Ｋ 中 每一个外设 ＩＰ 模块都有自己的软件函数 库 利用 Ｌｉｂｇｅｎ 工具 将所需外设函数库的头文件添加 进工程中 通过调用这些函数可以操作和控制这些外 设 例如对串口的操作如下 ／／ 初始化串口 设置波特率等参数 清空发送和接收缓冲 禁止
结 语
件设计 在其界面环境下 添加 Ｉ Ｐ 核 进行系统连接 试 软件仿真可以进行程序的功能调试 在开发工具内
和各项参数设置 由于系统中包含的硬件算法模块不是 部就可以进行 不需要硬件支持 硬件调试就是通过
标准模块 因此工程需要设置成子模块方式 利用平台 Ｊ Ｔ Ａ Ｇ 接口或串口（ 可在硬件设计时选择） 连接到目标板
采用 ＦＰＧＡ 和 ＭｉｃｒｏＢｌａｚｅ 进行嵌入式系统设计 实 现了多片专用芯片的功能 大大缩小了接收机体积 便 于系统实现小型化 集成化 捕获及跳频同步等算法采
中断
用硬件实现 加快了捕获跟踪速度 实验结果表明
Ｘ ｕ ａ ｒ ｔ Ｌ ｉ ｔ ｅ ＿ Ｉ ｎ ｉ ｔ ｉ ａ ｌ ｉ ｚ ｅ （ ＆ Ｕ Ａ Ｒ Ｔ ， Ｘ Ｐ Ａ Ｒ ＿ Ｆ Ｐ Ｇ Ａ 系统设计是正确可行的 如果在系统中配置大容
（１）片上外设总线（ＯＰＢ）
内核通过片上外设总线（ Ｏ Ｐ Ｂ ） 来访问低速和低性能的 系统资源 Ｏ Ｐ Ｂ 是一种完全同步总线 它的功能处于一 个单独的总线层级 它不是直接连接到处理器内核的 ＯＰＢ 接口提供分离的 ３２ 位地址总线和 ３２ 位数据总线 处 理器内核可以借助 ＰＬＢ ｔｏ ＯＰＢ 桥 通过 ＯＰＢ 访问从 外设 作为 Ｏ Ｐ Ｂ 总线控制器的外设可以借助 Ｏ Ｐ Ｂ ｔ ｏ Ｐ Ｌ Ｂ 桥 通过 Ｐ Ｌ Ｂ 访问存储器
接收A/D数据
硬件算法 模块（发送）
数据写入 到存储器
数据写入 到存储器
硬件算法 模块（接收）
FPGA片上系统 图 ７ 混合扩频数据通信系统的接收机原理框图
数据包 TCM译码
调制器
D/A
BPF
直扩码 序列
发生器
跳频码 序列
发生器
DDS
FPGA片上系统 图 ８ 混合扩频数据通信系统的发射机原理框图
指 程序指针
令
（PC）
加／减
数
移位／逻辑
据
端 总 指指
乘法
端 DLMB 总
线 令令
线
接 缓 译 通用寄存器组 接 DOPB
口 冲码
32×32bit
口
图 １ ＭｉｃｒｏＢｌａｚｅ 内核结构框图
（１）内部结构
ＭｉｃｒｏＢｌａｚｅ 内部有 ３２ 个 ３２ 位通用寄存器和 ２ 个 ３２ 位 特殊寄存器 Ｐ Ｃ 指针和 Ｍ Ｓ Ｒ 状态标志寄存器 为了 提高性能 ＭｉｃｒｏＢｌａｚｅ 还具有指令和数据缓存 所有的 指令字长都是 ３ ２ 位 有 ３ 个操作数和 ２ 种寻址模式 指 令按功能划分有逻辑运算 算术运算 分支 存储器读 ／ 写和特殊指令等 指令执行的流水线是并行流水线 它 分为 ３ 级流水 取指 译码和执行 如图 ２ 所示
本课题的系统设计如图 ７ 和图 ８ 所示 Ｆ Ｐ Ｇ Ａ 片上系 统主要完成两个任务 发送和接收数据 对于发送任 务 Ｆ Ｐ Ｇ Ａ 完成硬件算法的初始化 接收串口数据 并 将数据存储在双口 Ｓ Ｒ Ａ Ｍ 中 系统硬件算法部分对双口 Ｓ Ｒ Ａ Ｍ 中数据进行基带处理 并将结果送给 Ｄ ／ Ａ 转换器 对于接收任务 Ｆ Ｐ Ｇ Ａ 接收 Ａ ／ Ｄ 转换器送来的数据 进 行基带处理 并将数据存储在双口 Ｓ Ｒ Ａ Ｍ 中 把存储在 双口 Ｓ Ｒ Ａ Ｍ 中的数据通过串口发送回主机
（２）存储结构
ＭｉｃｒｏＢｌａｚｅ 是一种大端存储系统处理器 使用如图 ３ 所式的格式来访问存储器
（３）中断控制和调试接口
ＭｉｃｒｏＢｌａｚｅ 可以响应软件和硬件中断 进行异常处
理 通过外加控制逻辑 可以扩展外部中断 利用微处 理器调试模块（ Ｍ Ｄ Ｍ ） Ｉ Ｐ 核 可通过 Ｊ Ｔ Ａ Ｇ 接口来调试处 理器系统 多个 ＭｉｃｒｏＢｌａｚｅ 处理器可以用 １ 个 ＭＤＭ 来完 成多处理器调试
SOPC系统
LMB总线 接口
MicroBlaze 内核
LMB总线
BRAM
OPB JTAG
OPB GPIO
OPB UART
OPB总线 OPB BRAM
图 ５ 系统框图
Ｅ Ｄ Ｋ 中提供的 Ｉ Ｐ 核均有相应的设备驱动和应用接 口 使用者只需利用相应的函数库 就可以编写自己的 应用软件和算法程序 对于用户自己开发的 Ｉ Ｐ 核 需要 自己编写相应的驱动和接口函数 软件设计流程如图 ６ 所示
Ｆ Ｐ Ｇ Ａ Ｉ Ｐ Ｃ ｏ ｒ ｅ Ｓ Ｏ Ｐ Ｃ Ｍ ｉ ｃ ｒ ｏ Ｂ ｌ ａ ｚ ｅ Ｃ ｏ ｒ ｅ Ｃ ｏ ｎ ｎ ｅ ｃ ｔ 软处理器 软件无线电
Ｘｉｌｉｎｘ 公司的 ＭｉｃｒｏＢｌａｚｅ ３２ 位软处理器核是支持 ＣｏｒｅＣｏｎｎｅｃｔ 总线的标准外设集合 ＭｉｃｒｏＢｌａｚｅ 处理器运 行在 １５０ＭＨｚ 时钟下 可提供 １２５ Ｄ－ＭＩＰＳ 的性能 非常 适合设计针对网络 电信 数据通信和消费市场的复杂 嵌入式系统
利用 ＭｉｃｒｏＢｌａｚｅ 构建基本的嵌入式系统如图 ５ 所示 通过标准总线接口 Ｌ Ｍ Ｂ 总线和 Ｏ Ｐ Ｂ 总线的 Ｉ Ｐ 核 ＭｉｃｒｏＢｌａｚｅ 就可以和各种外设 ＩＰ 核相连
调试接口 RS232接口
立于 Ｐ ｏ ｗ ｅ ｒ Ｐ Ｃ 但它让设计者可以选择芯片上的运行方 式 包括一个嵌入式 Ｐ ｏ ｗ ｅ ｒ Ｐ Ｃ 并共享它的外设
产生器 根据硬件描述文件（ ． Ｍ Ｈ Ｓ 文件） 生成嵌入式系 上的应用系统中的 Ｘ Ｍ Ｄ 调试接口 将软件程序下载到
统子模块的网表文件（．ＮＧＣ） 然后在 ＩＳＥ 设计环境下 从 系 统 中 进 行 调 试 本 课 题 使 用 的 目 标 板 上 的 主 芯 片 为
外部通过 Ｇ Ｐ Ｉ Ｏ 端口与硬件算法模块相连 从而构成整 Ｘｉｌｉｎｘ Ｓｐａｒｔａｎ ＩＩＥ ３０万门的ＦＰＧＡ 系统时钟为５０ＭＨｚ 实
（２）处理器本机总线（ＰＬＢ）
Ｐ Ｌ Ｂ 接口为指令和数据一侧提供独立的 ３ ２ 位地址和 ６４ 位数据总线 Ｐ Ｌ Ｂ 支持具有 Ｐ Ｌ Ｂ 总线接口的主机和从 机通过 Ｐ Ｌ Ｂ 信号连接来进行读写数据的传输 总线架构 支持多主从设备 每一个 Ｐ Ｌ Ｂ 主机通过独立的地址总 线 读数据总线和写数据总线与 Ｐ Ｌ Ｂ 连接 Ｐ Ｌ Ｂ 从机通 过共享但分离的地址总线 读数据总线和写数据总线与 Ｐ Ｌ Ｂ 连接 对于每一个数据总线都有一个复杂的传输控 制和状态信号 为了允许主机通过竞争来获得总线的所 有权 有一个中央判决机构来授权对 Ｐ Ｌ Ｂ 的访问
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２００４．７
万方数据
NEW PRODUCT & TECH 新器件新技术
DCR总线 系统核 系统核 系统核 外设核 外设核
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判
判
决 处理器本机总线 总线桥 片上外围总线 决
器
器
OCM接口
CoreConnect总线结构 APU接口
片上存储器 处理器核 协处理器
DCR总线
图 ４ ＣｏｒｅＣｏｎｎｅｃｔ 总线架构
１ ＭｉｃｒｏＢｌａｚｅ 的体系结构
ＭｉｃｒｏＢｌａｚｅ 是基于 Ｘｉｌｉｎｘ 公司 ＦＰＧＡ 的微处理器 ＩＰ 核 和其它外设 Ｉ Ｐ 核一起 可以完成可编程系统芯片（ Ｓ Ｏ Ｐ Ｃ ） 的设计 ＭｉｃｒｏＢｌａｚｅ 处理器采用 ＲＩＳＣ 架构和哈佛结构的 ３２ 位指令和数据总线 可以全速执行存储在片上存储器和 外部存储器中的程序 并访问其中的数据 如图 １ 所示
（３）设备控制寄存器总线（ＤＣＲ）
设备控制寄存器总线（ Ｄ Ｃ Ｒ ） 是为在 Ｃ Ｐ Ｕ 通用寄存器 （ＧＰＲｓ）和 ＤＣＲ 的从逻辑设备控制寄存器（ＤＣＲｓ）之间传输 数据而设计的
３ ＭｉｃｒｏＢｌａｚｅ 的开发
应用 ＥＤＫ（嵌入式开发套件）可以进行 ＭｉｃｒｏＢｌａｚｅ ＩＰ 核 的开发 工具包中集成了硬件平台产生器 软件平台产 生器 仿真模型生成器 软件编译器和软件调试工具 等 ＥＤＫ 中提供一个集成开发环境 ＸＰＳ（Ｘｉｌｉｎｘ 平台工作 室） 以便使用系统提供的所有工具 完成嵌入式系统 开发的整个流程 Ｅ Ｄ Ｋ 中还带有一些外设接口的 Ｉ Ｐ 核 如 Ｌ Ｍ Ｂ Ｏ Ｐ Ｂ 总线接口 外部存储控制器 Ｓ Ｄ Ｒ Ａ Ｍ 控
（４）快速单一链路接口
ＭｉｃｒｏＢｌａｚｅ 处理器具有 ８ 个输入和 ８ 个输出快速单一 链路接口（ＦＳＬ） Ｆ Ｓ Ｌ 通道是专用于单一方向的点到点的 数据流传输接口 ＦＬＳ 和 ＭｉｃｒｏＢｌａｚｅ 的接口宽度是 ３２ 位 每一个 Ｆ Ｓ Ｌ 通道都可以发送和接收控制或数据字
２ ＣｏｒｅＣｏｎｎｅｃｔ 技术
新器件新技术 NEW PRODUCT & TECH
基于 ＭｉｃｒｏＢｌａｚｅ 软核的 ＦＰＧＡ 片上系统设计
北京科技大学 王磊
摘 要 关键词
分析软处理器 Ｍ ｉ ｃ ｒ ｏ Ｂ ｌ ａ ｚ ｅ 的体系结构 给出 Ｍ ｉ ｃ ｒ ｏ Ｂ ｌ ａ ｚ ｅ 内核在软件无线电系统中的应用 实现 Ｓ Ｏ Ｐ Ｃ （可编程系统芯片）
制器 Ｕ Ａ Ｒ Ｔ 中断控制器 定时器等 利用这些资源 可以构建一个较为完善的嵌入式微处理器系统
在 Ｆ Ｐ Ｇ Ａ 上设计的嵌入式系统层次结构为 ５ 级 可在 最低层硬件资源上开发 Ｉ Ｐ 核 或利用已开发的 Ｉ Ｐ 核搭建 嵌入式系统 这是硬件开发部分 开发 ＩＰ 核的设备驱动 应用接口（ＡＰＩ） 和应用层（算法） 属软件开发内容
ＣｏｒｅＣｏｎｎｅｃｔ 是由 Ｉ Ｂ Ｍ 开发的片上总线通信链 它 使多个芯片核相互连接成为一个完整的新芯片成为可 能 Ｃ ｏ ｒ ｅ Ｃ ｏ ｎ ｎ ｅ ｃ ｔ 技术使整合变得更为容易 而且在标 准产品平台设计中 处理器 系统以及外围的核可以重 复使用 以达到更高的整体系统性能
ＣｏｒｅＣｏｎｎｅｃｔ 总线架构包括处理器本机总线（ＰＬＢ），片 上外围总线（ Ｏ Ｐ Ｂ ） １ 个总线桥 ２ 个判优器 以及 １ 个 设备控制寄存器（ＤＣＲ）总线 ＣｏｒｅＣｏｎｎｅｃｔ 总线架构如图 ４ 所示 Ｘ ｉ ｌ ｉ ｎ ｘ 将为所有嵌入式处理器用户提供 Ｉ Ｂ Ｍ ＣｏｒｅＣｏｎｎｅｃｔ 许可 因为它是所有 Ｘｉｌｉｎｘ 嵌入式处理器设 计的基础 ＭｉｃｒｏＢｌａｚｅ 处理器使用了与 ＩＢＭ ＰｏｗｅｒＰＣ 相 同的总线 用作外设 虽然 ＭｉｃｒｏＢｌａｚｅ 软处理器完全独
时钟周期1 时钟周期2 时钟周期3 时钟周期4 时钟周期5
指令1 取指
译码
执行
指令2
取指
译码
执行
指令3
取指
译码
执行
图 ２ ＭｉｃｒｏＢｌａｚｅ 的流水线
31
24 23
16 15
87
0
地址A的字
地址A的半字
地址A+2的半字
地址A的字节 地址A+1的字节 地址A+2的字节 地址A+3的字节
图 ３ 大端数据格式