第3章 数字逻辑基础(4)

K4=C4=0 B=S
K4=C4=1 B=S+0110 有溢出
十进制数
16 17 18 19
二进制数(和) C 4 S4 S3 S 2 S1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1
8421BCD码(和) K4 B8 B4 B2 B1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1
(2) A－B <1 设 A= 0001, B= 0101
求补码相加演算过程如下： 0001 (A) + 1010 (B反) 1 (加1） 0 1100
借 位
借 位 运算结果为4和实际相同。
0 0100 (进位反相)
1 1100 (进位反相)
运算结果为－4的补码， 最高位的1为符号位。
3. 由符号决定求补的逻辑图
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1
Homework
• 习题3-17，3-18，3-19，3-20，3-21，323
② 比较A2和B2 , 如A2B2=10, 则A>B,如 A2B2=01, 则A<B;如A2B2=00或11 (相等), 则比较A1和B1; ③ 比较A1和B1 , 如A1B1=10, 则A>B,如 A1B1=01, 则A<B;如A1B1=00或11 (相等), 则比较A0和B0; ④ 比较A0和B0 , 如A0B0=10, 则A>B,如 A0B0=01, 则A<B;如A0B0=00或11 (相等), 则比较A=B.
(A>B)
(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
I(A=B) I(A<B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
I(A=B) I(A<B)
0 1 0
A7 B7 A6 B6 A5 B5 A4 B4
A3 B3 A2 B2 A1 B1 A0 B0
八位数值比较器(串行接法)
A B 0 0 0 1 1 0 1 1 C 0 0 0 1 S 0 1 1 0
S=A⊕B
C=AB
A B
=1
S
C
&
真值表
逻辑方程
逻辑图
(2) 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例:
1 1 +) 1 1 1 1 1 1 1 1 0 1 1 0 1 1 0 0 加数 加数 低位向高位的进位 和
K4=C4=1 B=S+0110 无溢出
总结上表,可得: ① K4=1 时,需进行加6 (0110) 校正; ② K4=1 有三种情况: a. C4=1 (对应十进制数16,17,18,19) ; b. S4=S3=1 (对应十进制数12,13,14,15) ; c. S4=S2=1(对应十进制数10,11,14,15) . 所以: K4=C4+S4S3+S4S2
D3
V
D2
D1
D0
借位信号
0
=1
=1
=1
=1
B3 A3 B2 A2 B1 A1 B0 A0
4位加法器
S3 S2 S1 S0
CI
D’3
D’2
D’1
D’0
P4 P3 P2 P1
Q4Q3 Q2Q1
1
1
1
1
S 0 1 S
功能 (P)2+(Q)2 (P)2－(Q)2
4A 3A 2A 1A 4B 3B 2B 1B
若两个三位二进制数相加
A=A2A1A0 则: C0=G0 ; B=B2B1B0 C1=G1+P1C0 ;
C2=G2+P2C1=G2+P2G1+P2P1G0 由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际 实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中 求进位信号的电路去除. 根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路 （CLA）
MUX(74157)
4Y 3Y 2Y 1Y
S EN
A4 A3 A2A1 B4 B3 B2 B1 C4
ADDER(7483) C0
S4 S3 S 2 S1
S4 S3 S2 S1
注：求二进制补码为对原码 取反加1。
(3) 利用7483(四位二进制加法器)构成8421BCD码加法器. 二进制数和8421BCD码对照表 S=S4S3S2S1 十进制数 二进制数(和) 8421BCD码(和) B=B4B3B2B1 C 4 S4 S3 S2 S1 K4 B8 B4 B2 B1
四位数值比较器逻辑表达式7485: Y(A>B)=[A3B3+(A3⊙B3) A2B2+ (A3⊙B3) (A2⊙B2) A1B1 + (A3⊙B3) (A2⊙B2) (A1⊙B1) A0B0] + (A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 ) I(A>B) Y(A<B)=[A3B3+(A3⊙B3) A2B2+ (A3⊙B3) (A2⊙B2) A1B1 + (A3⊙B3) (A2⊙B2) (A1⊙B1) A0B0] +(A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 ) I(A<B) Y(A<B)=(A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 )I(A=B)
3.2.6 算术运算电路 算术运算电路的核心为加法器. 1. 基本加法器电路 (1) 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加. （即只有两个加数位的输入） A B
Σ
CO
S
C
半加器逻辑符号
设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示
(2) 四位二进制加/减器 两个运算数分别为: P=P4P3P2P1 控制信号为: Q=Q4Q3Q2Q1 S S 0 1
A B C D 1 1 0 0
A1 A2 A3 A4 B1 B2 B3 B4
Σ
S1 Y1 S2 Y2 S3 Y3 S4 Y4
CO CI
C4
0
C0
7483 功能 (P)2+(Q)2 (P)2－(Q)2
实际参加一位数相加,必须有三个量,它们是: 本位加数 Ai 、Bi ； 低位向本位的进位 Ci-1 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci
全加器电路设计：
Ai Bi Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Ci 0 0 0 1 0 1 1 1 Si 0 1 1 0 1 0 0 1
全加器逻辑符号
(3) 串行进位加法器
当有多位数相加时,可模仿笔算,用全加器构成串行进位 加法器.
S3 C3 Σ C2 S2 Σ C1 S1 Σ C0 S0 Σ
CO
CI
CO
CI
CO
CI
CO
CI
A3
B3
A2
B2
A1
B1
A0
B0
四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢.
(4) MSI加法器模块
Y(A>B) Y(A=B) Y(A>B) Y(A>B) Y(A=B) Y(A>B) I
十六位数值比较 器(并行接法)
0 1 0
(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
I(A=B) I(A<B)
Y(A>B) Y(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
0 1 0
•关于减法电路探讨
(1)式的实现方法: (以4位数相 减为例)
A1 A2 A3 A4
1. 二进制减法运算
N补=2n － N原 (N原为n位) N原= 2n－ N补 N补=N反 + 1 A－B = A－B原
Σຫໍສະໝຸດ Baidu
S1 S2 D 1 S3 D 2 S4 D 3 D4
1
B1 B2 B3 B4 1
(1)
CO
V(借位
由两个半加器实现一个全加器
Ci-1
Σ
（Ai ⊕Bi） C CO
Si
Ai Bi
Σ
Ai ⊕Bi
CO A B i i
≥1
Ci
Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =Ai⊕Bi ⊕Ci-1
Ai Bi Ci-1
CI
Σ
CO
Si Ci
Ci= （AiBi+AiBi）Ci-1+AiBi =（Ai ⊕Bi ）Ci-1+AiBi
信号)
＝A －(2n －B补)
= A+B反+1 －2n
CI
7483
借位信号实现减2n 的功能: 当A+B反+1 的高位有进位时, 该进位信号和2n 相减使最高位为0, 反之为1。
2. 分两种情况讨论： (1)A－B≥1 设 A=0101 , B=0001 求补码相加演算过程如下： 0101 (A) + 1110 (B反) 1 (加1） 1 0100
Y(A>B) Y(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
0 1 0
Y(A>B) Y(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
0 1 0
Y(A>B) Y(A>B)
7485
A3 B3 A2 B2 A1 B1 A0 B0
0 1 0
A15B15
A0B0
串行接法和并行接法性能比较: 串行接法电路简单,但速度慢;并行接法电路复杂,速度快.
A1 A2 A3 A4 B1 B2 B3 B4
0
C4 A1Σ A2 CO A3 A4 B1 B2 S4 B3 S3 B4 S2 CI S1
≥1
0
&
&
0
A4Σ A3 CO A2 A1
K4
0
B4 B3 B2 B1 CI
S4 S3 S2 S1
7483 8421码加/法器
7483
3.2.7 数值比较器 数值比较器用来判断两个二进制数的大小或相等. 1. 一位数值比较器 表达式: 真 值 表 A B Y(A>B) Y(A<B) Y(A=B) Y(A>B)=AB
0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1
Y(A<B)=AB Y(A=B)=A⊙B
&
≥1
逻辑图
A B
1
Y(A<B) Y(A=B) Y(A>B)
1
&
2. 多位数值比较器
比较两个多位数,应首先从高位开始,逐位比较. 例如: A=A3A2A1A0 B=B3B2B1B0 比较方法为: ① 首先比较A3和B3 , 如A3B3=10, 则A>B,如A3B3=01, 则A<B; 如A3B3=00或11(相等), 则比较A2和B2;
四位超前进位加法器结构图：
A3 B3 A2 B2 A1 B1 A0 B0 0
FA G3 P3 S3
FA G2 P2 S2
FA G1 P1 S1
FA
G0 P0 S0
超前进位电路（CLA）
C3 C2 C1 C0
3. 加法器的应用举例 (1) 将8421BCD码转换为余3 BCD码的代码转换电路. 问题：如何将余3BCD码转换为 8421BCD码。
A1 A2 B1 B2 C0
CI
Σ
S1
S2
CO
C2
A1 A2 A3 A4 B1 B2 B3 B4
C0
Σ
S1 S2 S3 S4
CO CI
C4
7482 2. 高速加法器 (1) 全并行加法器 特点: 速度最快; 电路复杂.
A
n n
7483
第 一 级 门
m
B
第 二 级 门
n
S CO
(2) 超前进位加法器 设计思想: 由两个加数,首先求得各位的进位,然后再经全 加器算出结果. 全加器的进位表达式: Ci= （AiBi+AiBi）Ci-1+AiBi =AiBi+(Ai+Bi)Ci-1 令: Gi= AiBi---进位产生项 则: Ci=Gi+PiCi-1 Pi= (Ai+Bi)---进位传送项
Y(A>B) Y(A=B) Y(A>B) I
(A>B)
四位集成比较器7485:
7485
A3 B3 A2 B2 A1 B1 A0 B0
I(A=B) I(A<B)
比较器的扩展:
Y(A>B) Y(A=B) Y(A>B)
Y(A>B) Y(A=B) Y(A>B) I Y(A>B) Y(A=B) Y(A>B) I